Асинхронні і синхронні D-тригери

 

5.4.1. Асинхронний D і DV-тригери. Асинхронний D-тригер має один інформаційний вхід D і повторює при перемиканні на виході Q логічний сигнал, що діє на вхіді D. Таблиця справжності асинхронного D-тригера наведена на рис. 5.17а, а його умовне зображення - на рис. 5.17б.

З таблиці справжності випливає рівняння, яке описує логіку роботи асинхронного D-тригера:

                                            D_n = Q_n+1,              (5.17)

а також те, що D-тригер, на відміну від RS-тригера, немає невизначеного (забороненого) стану. Виключення невизначеного стану досягається шляхом використання, як пристрою керування бістабільною коміркою (RS-тригером на елементах DD2, DD3), інвертора DD1, який виключає одночасне надходження активних сигналів на її входи (рис. 5.17в,г). Так, наприклад, якщо на вхід D схеми на рис. 5.17г надходить сигнал високого рівня – логічна „1”, то на входах асинхронного RS-тригера сигнали  = 0,  = 1, які згідно таблиці справжності (рис. 5.7в) встановлюють RS-тригер, а тому і асинхронний D-тригер, у одиничний стан Q = 1,  = 0. При наявності на вході D логічного „0” комбінація сигналів  = 1,  = 0 встановлює нульовий вихідний стан асинхронного D-тригера Q = 0,  = 1. Відсутність невизначеного стану у D-тригері є його позитивною якістю порівняно з RS-тригером, оскільки при використанні D-тригерів у цифрових схемах виключається порушення логіки їх роботи завдяки виникненню невизначеного стану.

Використання у схемах пристрою керування асинхронного D-тригера (рис. 5.17в,г) інверторів DD1 виключає одночасне надходження на входи RS-тригерів DD2, DD3 не тільки активних, але й пасивних сигналів, при яких забезпечується стан зберігання інформації RS-тригера. Тому асинхронний D-тригер, як випливає з його таблиці справжності (рис. 5.17а), не має стану зберігання інформації. Це не дозволяє використовувати асинхронний D-тригер, як елемент пам’яті при побудови запам’ятовуючих пристроїв.

Рис. 5.17. Асинхронний D-тригер: а – таблиця справжності; б – умовне графічне зображення; в, г – схеми в базисах АБО-НЕ та І-НЕ відповідно

Стан зберігання інформації має різновид асинхронного D-тригера - асинхронний DV-тригер. Цей тригер окрім інформаційного входу D має вхід дозволу V. Логіку роботи асинхронного DV-тригера описує таблиця справжності наведена на рис. 5.18а, а його умовне зображення показано на рис. 5.18б. При наявності на вході V сигналу дозволу роботи - логічної „1”, DV-тригер працює як асинхронний D-тригер, роботу якого можна перервати подачею сигналу низького рівня (логічного „0”) на вхід V з переводом тригера у режим зберігання інформації.

Vn Dn Qn+1 0 ´ Qn 1 0 0 1 1 1
а	б
Рис. 5.18. Асинхронний DV-тригер: а - таблиця справжності; б - умовне графічне зображення (б)

Логічне рівняння асинхронного DV-три-гера можна одержати, якщо його скорочену таблицю справжності (рис. 5.18а) записати у розширеному вигляді (рис. 5.19а) і виконати мінімізацію методом діаграм Вейча (рис. 5.19б). Результатом є логічне рівняння асинхронного DV-тригера:

                              Q_n+1 = Q_n + V_nD_n.           (5.18)

Vn Dn Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1
а	б
Рис. 5.19. Розширена таблиця справжності (а) і діаграма Вейча асинхронного DV-тригера (б)

Логічну схему асинхронного DV-тригера на елементах І-НЕ можна визначити з урахуванням загальної структури тригерних пристроїв (рис. 5.2), якщо у якості бістабільної комірки обрати асинхронний RS-тригер з інверсними входами (рис. 5.7а) і методами алгебри логіки спроектувати комбінаційну схему пристрою керування, яка б забезпечувала встановлення RS-тригер у стани згідно таблиці справжності асинхронного DV-тригера. Таблиця справжності пристрою керування побудована з урахуванням таблиць справжності асинхронного RS-тригера (рис. 5.7в) і асинхронного DV-тригера (5.18а) показана на рис. 5.20а. Результати мінімізації функцій  і  наведені на рис. 5.20б.

З цих результатів випливають рівняння у булевому базисі, які описують логіку роботи пристрою керування асинхронного DV-тригера, тобто визначають зв’язок між вхідними логічними змінними цього тригера D_n, V_n і вхідними логічними змінними ,  асинхронного RS-тригера в базисі І-НЕ, який виконує функцію елемента пам’яті у схемі DV-тригера:

                                   =  + ,              (5.19)

                                    =  + D_n.              (5.20)

Vn Dn 0 0 1 1 0 1 1 1 1 0 1 0 1 1 0 1
а	б	в
Рис. 5.20. Таблиця справжності (а), діаграми Вейча (б) і схема пристрою керування асинхронного DV-тригера (в)

Співвідношення (5.19) і (5.20) можуть бути перетворені до базису Шеффера І-НЕ, якщо до їх правих частин застосувати закон де Моргана:

                                       = ,               (5.21)

                                       = .              (5.22)

Таким чином згідно (5.21) і (5.22) для реалізації схеми пристрою керування асинхронного DV-тригера потрібні два логічних елемента 2І-НЕ і інвертор для одержання інверсії логічної змінної на вході D. Слід, однак, зазначити, що при побудові пристрою керування асинхронного DV-тригера можна обійтись без інвертора, якщо врахувати, що інверсне значення змінної D_n випливає із співвідношення (5.21) при V_n = 1. Тому схема пристрою керування може бути організована так, як показано на рис. 5.20в. З урахуванням цієї схеми можна побудувати схему асинхронного DV-тригера в базисі Шеффера, яка наведена на рис. 5.21.

Оцінюючи параметри швидкодії асинхронного DV-тригера, як і для тригерів, розглянутих раніше, будемо виходити з тривалості затримки поширення сигналу t_зп елемента І-НЕ.

Рис. 5.21. Схема асинхронного DV-тригера

Визначимо затримку перемикання тригера при надходженні на вхід D сигналів логічного „0” (t⁰_з.пер) і логічної „1” (t¹_з.пер) при V = 1. Оскільки для елемента І-НЕ активним сигналом є логічний „0”, а пасивним – логічна „1”, то при надходженні на вхід D логічного нуля перемикання елементів схеми тригера буде відбуватися у наступній послідовності: DD1 ® DD3 ® DD4 ®DD2. Зазначимо, що в цьому випадку після перемикання DD1 на його виході з’являється пасивний сигнал – логічна „1”, тому подальше перемикання по шляху DD2 ® DD4 не відбувається, оскільки при одиничному стані тригера Q = 1 з виходу DD4 на DD2 надходить активний сигнал - логічний „0”. Таким чином для встановлення асинхронного DV-тригера у стан логічного нуля (Q = 0) у тригерній петлі зворотного зв’язку повинні перемкнутися чотири логічних елемента І-НЕ, тому:

                                        t⁰_з.пер = 4t_зп.                (5.23)

При надходженні на вхід D логічної одиниці після перемикання DD1 на його виході з’являється активний сигнал - логічний „0”, тому перемикання елементів в схемі асинхронного DV-тригера (рис. 5.21) відбувається у послідовності: DD1 ® DD2 ® DD4. Таким чином для встановлення DV-тригера у стан логічної одиниці (Q = 1) повинні перемкнутися три елемента, тому:

                                        t¹_з.пер = 3t_зп.                (5.24)

Зазначимо, що на відміну від асинхронного і синхронного RS-тригерів, які мають однакові затримки перемикання при надходженні активних сигналів, як на вхід S, так і на вхід R (див. підрозділи 5.3.1 і 5.3.2), асинхронний DV-тригер має різні затримки перемикання для сигналів логічного нуля і одиниці. У такому випадку затримку перемикання тригера визначає найбільша з них (5.23).

На підставі (5.23) і (5.24) можна знайти розділяючий час t_роз і максимальну частоту перемикання f_max асинхронного DV-тригера:

                              t¹_з.пер = t⁰_з.пер + t¹_з.пер = 7t_зп,   (5.25)

                                         f_max = 1/(7t_зп).           (5.26)

5.4.2. Синхронні D-тригери. Синхронний D-тригер окрім інформаційного входу D має вхід синхронізації С, сигнали на якому або дозволяють запис інформації в тригер, або переводять його в режим зберігання інформації.

Таблиця справжності і умовне графічне зображення синхронного D-тригера з прямим статичним керуванням наведені на рис. 5.22.

Cn Dn Qn+1 0 ´ Qn 1 0 0 1 1 1
а	б
Рис. 5.22. Синхронний D-тригер з прямим статичним керуванням: а - таблиця справжності; б - умовне графічне зображення

Порівняння таблиці справжності синхронного D-тригера (рис. 5.22а) з таблицею справжності асинхронного DV-три-гера (рис. 5.18а) показує, що вони співпадають при умові C_n = V_n. Тому для одержання логічного рівняння синхронного D-тригера в відповідному рівнянні асинхронного DV-тригера (5.18) логічну змінну V_n треба замінити на C_n:

                                   Q_n+1 = Q_n + С_nD_n.        (5.27)

З урахуванням V_n = C_n синхронний D-тригер з прямим статичним керуванням має таку ж саму схему на базових логічних елементах І-НЕ, як і асинхронний DV-тригер (рис. 5.21), а часові параметри синхронного D-тригера визначаються співвідношеннями (5.23) – (5.26).

Рис. 5.23.  Схема синхронного D-тригера  з  керуванням   фронтом імпульсу (а) і умовне зображення комбінованого   DRS-тригера  (б)

Недоліком синхронних тригерів зі статичним керуванням, порівняно з тригерами, які мають динамічне керування, є більша чутливість до перешкод. Тому до складу серій цифрових мікросхем звичайно входять синхронні D-тригери з динамічним керуванням. Існують різні схемотехнічні реалізації таких тригерів. Розглянемо одну з них (рис. 5.23), яка носить назву „схема трьох тригерів” або шестиелементний тригер. Особливістю цієї схеми є те, що для керування RS-тригером (елементи DD5, DD6), який являє собою бістабільну комірку, використовується пристрій керування побудований на двох RS- тригерах (елементи DD1, DD2 і DD3, DD4, звідціля назва „схема трьох тригерів”). На рис. 5.23 власне схема синхронного D-тригера показана суцільними лініями, а пунктирні лінії показують можливість реалізації на основі такого тригера комбінованого DRS-тригера, про що мова піде далі.

Розглянемо з залученням часових діаграм, наведених на рис. 5.24, роботу синхронного D-тригера з динамічним керуванням, схема якого наведена на рис. 5.23а. Часові діаграми на рис. 5.24 для спрощення побудовані без урахування затримок логічних елементів.

Рис.  5.24.  Часові  діаграми синхронного D-тригера з керуванням фронтом  імпульсу  реалізованого за схемою трьох тригерів

Нехай початково тригер знаходиться у нульовому стані Q = 0,  = 1, а на його входах діють сигнали D = 1, C = 0. Оскільки логічний „0” – активний сигнал для елементів І-НЕ, то на виходах логічних елементів DD2, DD3 сигнали  = 1 і  = 1, які утримують тригер DD5, DD6 (див. таблицю справжності на рис. 5.7в), а тому і сам D-тригер, у стані зберігання інформації. Сигнали  = 1 і D = 1 забезпечують на виході DD4 логічний нуль, тобто на вході  RS-тригера на елементах DD1, DD2 сигнал низького рівня  = 0, який є активним сигналом, що забезпечує на виході логічного елемента DD1 високий рівень напруги  = 1.

В момент часу t₁, коли на вході синхронізації з’являється логічна одиниця С=1, на входах RS-тригера на елементах DD1, DD2 виникає комбінація сигналів  = 0, С =  = 1, яка встановлює його у одиничний стан, тобто  = 1,  = 0. Логічний нуль, що надходить з виходу DD2 на вхід DD3 утримує значення сигналу  = 1. Тому на входах RS-тригера DD5, DD6 присутня комбінація сигналів  = 0,  = 1, яка перемикає D-тригер у момент часу t₁ у стан логічної одиниці Q = 1,  = 0. Таким чином, в момент часу t₁ при перепаді сигналу на вході С від рівня напруги U⁰ до рівня U¹ ( ) тригер змінює свій стан відповідно з сигналом на інформаційному вході D = 1. Якщо тепер в момент часу t₂ при С = 1 змінити сигнал на інформаційному вході на D = 0, це викличе появу на виході DD4 логічної „1”, тобто на входах RS-тригера на елементах DD1, DD2 з’явиться комбінація сигналів  = 1,  = 1 яка переведе цей тригер у стан зберігання інформації. Оскільки стан цього тригера  = 1,  = 0 остається незмінним, то не відбувається зміни сигналів  = 0,  = 1 на інформаційних входах RS-тригера на елементах DD5, DD6. Цей тригер, а тому і D-тригер остається у стані Q = 1,  = 0. Зміна стану D-тригера не відбувається і в момент часу t₃, коли сигнал на вході синхронізації змінюється на С = 0, тобто по перепаду напруги від U¹ до U⁰ ( ). Це обумовлено тим, що активний сигнал С = 0 встановлює на виходах DD2, DD3 логічні одиниці, тобто комбінацію сигналів  = 1,  = 1, яка переводить RS-тригер DD5, DD6, а тому і D-тригер, у стан зберігання інформації. Перемикання D-тригера при D = 0 у стан Q = 0,  = 1 відбувається тільки у момент часу t₄ по перепаду напруги на вході синхронізації С від U⁰ до U¹ ( ). Дійсно в цьому випадку, коли С = 1 на всіх входах елемента DD3 логічні „1”, що забезпечує  = 0. На інформаційні входи RS-тригера на елементах DD5, DD6 надходить комбінація сигналів  = 1,  = 0, яка перемикає синхронний D-тригер у стан Q = 0,  = 1.

Таким чином, тригер, схема якого наведена на рис. 5.23, перебуває у стані зберігання інформації при статичних рівнях напруги на вході синхронізації U⁰ (С = 0), U¹ (С = 1) та перепаді напруги від U¹ до U⁰ ( ) і перемикається, коли на вхід синхронізації С надходить перепад напруги від U⁰ до U¹ ( ). Тому синхронний D-тригер, реалізований за схемою трьох тригерів, є тригером з прямим динамічним керуванням (керуванням фронтом імпульсу).

З часових діаграм (рис. 5.24) випливає, що такий тригер у момент часу t₁ по перепаду тактового сигналу С = , який відповідає завершенню n- того такту і початку n+1- такту, запам’ятовує вхідний сигнал D у n-тому такті і зберігає цей стан до моменту часу t₄, тобто на протязі всього n+1-такту. Іншими словами, D-тригер з динамічним керуванням затримує на один такт інформацію, яка існує на вході D. Тому D-тригер називають ще тригером „защіпкою” (англійською мовою - latch).

Синхронні D-тригери з динамічним керуванням, які входять до складу серій інтегральних мікросхем, часто реалізують, як комбіновані DRS-тригери. Умовне зображення DRS-тригера на схемах електричних принципових показано на рис. 5.23б. Такі тригери поряд зі входами D і С мають входи ,  (або прямі входи S, R), що показані на рис. 5.23а пунктирними лініями. Ці входи безпосередньо зв’язані з RS-тригером на елементах DD5, DD6, який фіксує вихідний стан D-тригера. Це дає можливість керувати станом D-тригера не тільки через входи D і С, але й через входи , , наприклад, здійснювати попередню установку D-тригера. Тому входи ,  у комбінованих DRS- тригерах називають входами попередньої установки.

Входи попередньої установки, завдяки безпосередньому зв’язку з бістабільною коміркою, на якій побудовано тригерний пристрій, мають більш високий пріоритет ніж інші входи тригера, тому наявність на них керуючого сигналу визначає вихідний стан комбінованого тригера незалежно від сигналів, що діють на інших його входах.

Таблиця переходів комбінованого DRS-тригера з прямим динамічним керуванням (керуванням фронтом імпульсу) і інверсними входами попередньої установки показана на рис. 5.25.

Сn Dn Qn+1 Режим 0 0 ´ ´ н/с Асинхронний 0 1 ´ ´ 1 1 0 ´ ´ 0 1 1 0, 1, ´ Qn Зберігання 1 1 0 0 Синхронний 1 1 1 1

Рис. 5.25. Таблиця переходів комбінованого DRS-тригера з  керуванням  фронтом  імпульсу  і  інверсними  входами попередньої установки

Як випливає з таблиці переходів такий тригер може працювати у трьох режимах: асинхронному, синхронному і режимі зберігання інформації. У асинхронному режимі, який має місце при наявності керуючого сигналу (в даному випадку логічного „0”) хоча б на одному зі входів попередньої установки , , синхронний D-тригер перемикається згідно таблиці справжності асинхронного RS-тригера з інверсними інформаційними входами (див. таблицю справжності на рис. 5.7в) не залежно від сигналів, які діють на входах C і D. Асинхронний режим використовують, наприклад, при побудові на основі комбінованих тригерів регістрів і лічильників для організації операції обнуління таких цифрових вузлів.

Синхронний режим роботи комбінованого DRS-тригера має місце при відсутності на входах попередньої установки керуючого сигналу (в даному випадку при наявності на них сигналів логічної „1”). В цьому випадку при надходженні на вхід С фронту тактового сигналу  DRS-тригер перемикається згідно таблиці справжності асинхронного D-тригера (рис. 5.17а).

Режим зберігання інформації комбінованого DRS-тригера з інверсними входами попередньої установки реалізується при  =  =1 і наявності на вході С статичних рівнів напруги логічного „0” та „1” або при надходженні на цей вхід зрізу тактового імпульсу .

Побудову часових діаграм вихідних сигналів комбінованих тригерів починають, з урахуванням пріоритетності входів попередньої установки, з інтервалів часу, в яких на цих входах діють керуючі сигнали, тобто з асинхронного режиму роботи тригера. Для DRS-тригера з інверсними входами попередньої установки (таблиця переходів на рис. 5.25) такими інтервалами часу є інтервали: t₁ ≤ t ≤ t₂, t₃ ≤ t ≤ t₄, t₅ ≤ t ≤ t₆ (рис. 5.26), в яких сигнал на входах ,  має низький рівень напруги U⁰ (логічний „0”). Після побудови часових діаграм вихідного сигналу для інтервалів часу, що відповідають асинхронному режиму роботи DRS-тригера, їх будують для інтервалів часу, де тригер працює у синхронному режимі. Для цього на проміжках часу, що відповідають пасивним сигналам на входах попередньої установки (на рис. 5.26 високий рівень напруги U¹ на входах ,  (логічна „1”)) виділяють моменти часу, які відповідають активному перепаду сигналу на вході синхронізації С (на рис. 5.26 перепад від U⁰ до U¹ ( ), моменти часу позначені пунктиром). В ці моменти часу, згідно таблиці переходів для синхронного режиму роботи DRS-тригера, визначають рівень вихідного сигналу і продовжують його на весь наступний такт, якщо в ньому не з’являється активний сигнал на вході попередньої установки (рис. 5.26).

Рис.  5.26.   Часові   діаграми   комбінованого DRS-тригера з керуванням фронтом імпульсу

Синхронні D-тригери з динамічним керуванням завдяки відсутності невизначеного стану і здатності сприймати інформацію по одному входу є універсальними тригерами, на базі яких будують такі вузли комп’ютерної електроніки, як регістри і лічильники. Синхронні D-тригери входять до складу серій мікросхем ТТЛШ і КМОНТЛ малого і середнього ступеня інтеграції.

Рис. 5.27. Умовне графічне зображення мікросхеми КР1533ТМ2

Прикладом комбінованого синхронного DRS-тригера керованого фронтом імпульсу, який реалізовано за схемою трьох тригерів (рис. 5.23а), є мікросхема КР1533ТМ2. Умовне зображення такої мікросхеми і нумерація її виводів показані на рис. 5.27. До складу мікросхеми входять два D-тригера з прямим динамічним керуванням і інверсними входами попередньої установки. Логіку роботи мікросхеми описує таблиця переходів, яка наведена на рис. 5.25.

Як приклад синхронних DRS-тригерів наведемо мікросхеми ТТЛШ 1533ТМ2 (SN74ALS74A), КР1531ТМ2 (74F74PC) та мікросхеми КМОНТЛ КР1554ТМ2 (74AC74N), 1564ТМ2 (MM54HC74), КР1594ТМ2 (74ACT74), які містять два синхронних D-тригера з динамічним керуванням і входами попередньої установки. В дужках наведені функціональні закордонні аналоги мікросхем.

Електрична принципова схема одного з двох DRS-тригерів мікросхеми КР1533ТМ2 показана на рис. 5.28.

Рис. 5.28. Електрична принципова схема комбінованого DRS-тригера мікросхеми К1533ТМ2 (SN74ALS74A)

В цій схемі бістабільна комірка (асинхронній RS-тригер з інверсними входами) реалізована на двох базових елементах ТТЛШ І-НЕ (рис. 4.4а) з вхідними каскадами на БЕТ Шотткі VT5, VT6. Для організації входів попередньої установки ,  використовуються не емітерні переходи БЕТ, а діоди VD5, VD6 підключені безпосередньо до бази транзисторів VT7, VT8 парафазних каскадів базових елементів І-НЕ. Це знижує ємність на входах мікросхеми ,  і дає можливість керувати вихідним станом D-тригера незалежно від сигналів, які діють на входах C і R. Дійсно, при наявності, наприклад, на вході  низького рівня напруги U⁰ (на високий рівень напруги U¹) колекторний перехід VT6 і діод VD6 відкриваються. У колі від позитивного полюсу джерела живлення U_сс через резистор R4, колекторний перехід VT6, діод VD6 тече струм, який створює на базі VT8 низький рівень напруги ~ U⁰ + U_д.пр.Ш » 0,9 В < 2U_пор » 1,2 В, який є недостатнім для відкривання двох послідовно увімкнених переходів транзисторів VT8, VT10.

Транзистори VT8, VT10 закриті, це обумовлює відкритий стан складового транзистора VT2, VT4, завдяки високому рівню напруги, що поступає з колектора закритого VT8 на базу VT2. Таким чином вихід тригера Q відключений від землі і підключений до шини живлення. Це створює на ньому високий рівень напруги U¹ (Q = 1). Одночасно високий рівень напруги на вході =1 закриває діоди VD5, VD7, а високий рівень з колектора VT8 закриває емітерний перехід VT5, зв’язаний з колектором VT8 зворотним зв’язком. Як наслідок на базі VT7 виникає високий рівень напруги, завдяки чому відкриваються VT7, VT9 і закривається складовий транзистор VT1, VT3. На виході тригера  встановлюється низькій рівень U⁰ (  = 0).

Схема пристрою керування D-тригера мікросхеми К1533ТМ2, у відповідності з логічною структурою на рис. 5.23а, реалізована на чотирьох базових елементах І-НЕ ТТЛШ з вхідним каскадом на діодах Шотткі (діоди VD7, VD8, VD10, VD12-VD15). Ця схема згідно принципу роботи описаному вище забезпечує запис інформації зі входу D тригера у бістабільну комірку при наявності на вході С перепаду напруги  від низького U⁰ до високого рівня U¹. Послідовно увімкнені діоди VD18, VD19 збільшують поріг відкривання транзистора VT18, а тому завадостійкість тригера по його входу D.

 

 

---

Дата добавления: 2018-04-05; просмотров: 1879; Мы поможем в написании вашей работы!

Поделиться с друзьями:

---

---

Мы поможем в написании ваших работ!