Приклади використання тригерів

⇐ ПредыдущаяСтр 17 из 37Следующая ⇒

Тригерні елементи пам’яті застосовують не тільки для побудови послідовнісних вузлів комп’ютерної електроніки (див. підрозділ 7.4), але й для вирішення задач усунення брязкоту контактів, керування роботою цифрових пристроїв, їх синхронізації, тощо. Розглянемо деякі приклади використання тригерів в схемах цифрових пристроїв.

Рис. 5.50. Сигнал на виході механічного перемикача при його замиканні в момент часу t₀

5.8.1. Усунення брязкоту контактів. Формування рівнів напруги логічних сигналів за допомогою механічних перемикачів (кнопок, клавіш клавіатури тощо) часто використовують в цифрових пристроях. За рахунок пружності контактів таких перемикачів, при їх комутації виникають затухаючі механічні коливання, які носять назву брязкоту контактів. Причиною цього явища є те, що після першого зіткнення контактів відбувається ряд пружних відскоків (розмикань контактів). Як наслідок замість однократного перепаду напруги механічні перемикачі створюють серію імпульсів (рис. 5.50).

Тривалість пружних коливань механічних ключів залежить від їх конструкції і звичайно складає 1 – 10 мс. Такий сигнал не можна подавати на цифровий пристрій, оскільки він створює велику кількість його помилкових перемикань.

Один з апаратних методів усунення брязкоту контактів полягає у використанні властивості тригера переходити до режиму зберігання інформації при певній комбінації сигналів на його входах. Це дає можливість за допомогою тригера очистити сигнал на виході механічного перемикача від паразитних коливань і перетворити його у стандартний логічний сигнал. На рис. 5.51 наведена схема усунення брязкоту контактів, реалізована на RS-тригері з інверсними входами, і показані часові діаграми, які пояснюють принцип її дії.

Значення опору резисторів R1, R2 (R1 = R2) для мікросхем ТТЛШ обирають в інтервалі 1 – 2 кОм, для мікросхем КМОНТЛ звичайно 10 кОм. В початковому стані (положення 2 ключа К) до входу тригера прикладений низький рівень напруги ( = 0), а до входу – високий ~ U_cc ( = 1), тому RS-тригер знаходиться у стані логічного нуля: на його виході Q низький рівень напруги U⁰, а на виході - високий U¹ (U_вих = U¹).

Рис. 5.51. Усунення брязкоту контактів за допомогою RS-тригера: а – схема; б – часові діаграми

При перемиканні ключа К в положення 1 виникають пружні відскоки контактів, наслідком чого є сигнал брязкоту, показаний на верхній діаграмі рис. 5.51б. Перше ж зіткнення контактів забезпечує на інформаційних входах тригера комбінацію логічних сигналів = 0, =1, яка встановлює тригер в одиничний стан Q = 1, = 0 (U_вих = U⁰), коли ж контакти відскакують, тобто розмикаються, обидва інформаційні входи тригера отримують пасивні логічні сигнали високого рівня напруги U_cc ( = 1, =1), які переводять тригер у режим зберігання вже встановленого правильного стану. Тому на виході схеми усунення брязкоту контактів сигнали обумовлені цим явищем відсутні (рис. 5.51б, нижня діаграма), а вихідні рівні напруги логічного нуля U⁰ і одиниці U¹ відповідають тому типу логіки, на якому побудовано тригер.

5.8.2. Стартстопні пристрої. Стартстопні пристрої використовують для керування роботою цифрових схем. Сигнал „старт” в таких пристроях дозволяє подачу тактових імпульсів у схему і вона починає працювати, а сигнал „стоп” блокує тактові імпульси і цифрова схема зупиняє свою роботу. Сигнали „старт” і „стоп” можна формувати, як за допомогою механічних перемикачів (кнопок, реле тощо), так й електронних схем. Такими сигналами можуть бути імпульси високого U¹ та низького U⁰ рівнів напруги або перепади напруги (U⁰ ® U¹) та (U¹ ® U⁰). Тому існує велике різноманіття схем стартстопних пристроїв цифрової електроніки. Розглянемо деякі з них.

Перш за все зазначимо, що стартстопний пристрій – це сукупність будь-якого різновиду тригера і керованого ним логічного елемента (вентиля). На один вхід вентиля подаються тактові імпульси (ТІ), інший вхід з’єднується з прямим або інверсним виходом тригера. При наявності на вході логічного елемента, що з’єднаний з виходом тригера, активного логічного сигналу, подача тактових імпульсів в цифровий пристрій (схему) блокується, коли сигнал пасивний – дозволяється. Тригер у схемі стартстопних пристроїв виконує наступні функції: при надходженні сигналу „старт” встановлює стан з пасивним логічним сигналом на виході, що з’єднаний з вентилем і зберігає цей стан на протязі роботи цифрового пристрою (до надходження сигналу „стоп”); забезпечує усунення сигналу брязкоту, коли сигнали „старт” і „стоп” формуються за допомогою механічних перемикачів.

Варіант схеми стартстопного пристрою, реалізованого на RS-тригері з інверсними входами, в якому сигнали „старт” і „стоп” низького рівня напруги U⁰ формуються кнопками К1, К2, показано на рис. 5.52а. На рис. 5.52б наведено часові діаграми, що пояснюють принцип дії схеми.

Початково (раніш була натиснута кнопка „стоп” К2) тригер DD1 знаходиться у нульовому стані Q = 0, який зберігається завдяки комбінації сигналів високого рівня напруги U¹ = U_cc на його інформаційних входах („старт” = = 1, „стоп” = =1). Тому на вході елемента І DD2, який з’єднаний з виходом Q тригера, діє активний сигнал логічного нуля, який блокує DD2 і утримує на його виході рівень напруги U⁰ незалежно від стану іншого входу. Тактові імпульси не надходять в цифрову схему і вона не працює.

Рис. 5.52. Стартстопний пристрій на RS-тригері: а – схема; б – часові діаграми

В момент часу t₁, коли надходить сигнал „старт” (натискається кнопка К1), на інформаційних входах RS-тригера комбінація логічних сигналів = 0, =1, яка встановлює його в одиничний стан Q = 1. Пасивний сигнал логічної одиниці деблокує елемент DD2 і тактові імпульси проходять в цифрову схему, яка працює до моменту часу t₂, коли сигнал „стоп”, що забезпечує комбінацію сигналів = 1, =0, скидає RS-тригер у нульовий стан.

Відзначимо, що в схемі стартстопного пристрою на рис. 5.52б імпульси „старт” і „стоп” рівня напруги U⁰ можуть формувати також електронні схеми. Тривалість цих імпульсів повинна перевищувати час затримки перемикання RS-тригера t_з.пер, тобто задовольняти умову t₁, t₂ > t_з.пер.

Широкі можливості при побудові стартстопних пристроїв надають комбіновані синхронні DRS та JKRS-тригери. При використанні таких тригерів можна, наприклад, подолати один з недоліків схеми на рис. 5.52а, який полягає у тому, що RS-тригер встановлюється сигналом „старт” асинхронно відносно тактових імпульсів. Тому, якщо цей сигнал, як показано на рис. 5.52б, надходить у момент часу t₁, коли на вході DD2 діє тактовий імпульс високого рівня, то такий імпульс передається на вихід стартстопного пристрою не повністю. Синхронізувати встановлення тригера відносно тактових імпульсів можна, якщо в схемі стартстопного пристрою замість RS-тригера використати синхронний DRS або JKRS-тригер з динамічним керуванням. Приклад такої схеми, реалізованої на DRS-тригері з прямим динамічним керуванням, наведено на рис. 5.53а.

В цій схемі сигнал „старт” (перепад напруги ) і сигнал „стоп” (перепад напруги ) можуть бути сформовані електронною схемою або механічним перемикачем К з двома стійкими станами „замкнуто” та „розімкнуто”, як показано на рис. 5.53а.

Рис. 5.53. Стартстопний пристрій на DRS-тригері з синхронізацією по фронту тактового імпульсу: а – схема; б – часові діаграми

В початковому стані перемикач К замкнутий, тому на входах і DRS-тригера комбінація сигналів = 1, = 0. Тригер працює у асинхронному режимі і згідно таблиці справжності на рис. 5.25 встановлений у нульовий стан не залежно від сигналів, що діють на його входах D і С. Коли у момент часу t₁ (рис. 5.53б) ключ розмикається (на вхід надходить сигнал „старт” - перепад ), виникає комбінація сигналів = 1, = 1, яка переводить DRS-тригер в синхронний режим роботи (див. рис. 5.25). Тому по першому перепаду тактового імпульсу на вході С тригер в момент часу t₂ (рис. 5.53б) встановлюється в одиничний стан, яким дозволяє передачу тактових імпульсів на вихід стартстопного пристрою. Таким чином, на відміну від схеми на рис. 5.52а, тригер в схемі на рис. 5.53а не залежно від моменту надходження асинхронного сигналу „старт” встановлюється синхронно фронту тактового імпульсу. Тому перший імпульс високого рівня U¹ в послідовності тактових імпульсів передається на вихід стартстопного пристрою практично повністю. Втрата його тривалості t_ТІ дорівнює сумі затримки перемикання тригера t_{з пер} і затримки поширення t_зпк кон’юнктора DD2 (рис. 5.53б). При виконанні умови t_ТІ >> t_{з пер} + t_зпк нею можна знехтувати.

Недоліком схеми стартстопного пристрою (рис. 5.52а), є те, що при вмиканні напруги живлення U_cc стан тригера DD1 встановлюється випадково. Це може викликати передчасну, ще до появи сигналу „старт”, подачу тактових імпульсів на вихід стартстопного пристрою. Тому вмикання напруги живлення треба з деякою затримкою супроводжувати сигналом „стоп” для забезпечення початкового стану стартстопного пристрою.

Примусове встановлення тригера у початковий стан при увімкненні напруги живлення можна забезпечити за допомогою інтегрувальних або диференціювальних RC ланцюгів (див. підрозділ 6.1), які підключають до входів попередньої установки (входи R і S) комбінованих DRS- і JKRS-тригерів. Варіант схеми стартстопного пристрою, що встановлюється у початковий стан при увімкненні напруги живлення показано на рис. 5.54а. В цьому пристрої як сигнал „старт” використовується імпульс низького рівня напруги U⁰, а в якості сигналу „стоп” - перепад напруги .

Рис. 5.54. Стартстопний пристрій з примусовою установкою DRS-тригера в стан логічного нуля при увімкненні напруги живлення: а – схема; б – часові діаграми

Конденсатор С1, початково розряджений, при вмиканні в момент часу t₀ (рис. 5.54б) напруги живлення U_cc починає заряджатися. Напруга на вході тригера збільшується від нуля до U_cc. Поки ця напруга менша за порогову U_пор вона сприймається схемою тригера як рівень логічного нуля U⁰ (див. підрозділ 6.1). Тому на протязі часу Dt (рис. 5.54б) на входах попередньої установки DRS-тригера діє комбінація сигналів = 1, = 0, яка встановлює його в початковий нульовий стан Q = 0. Коли напруга на конденсаторі, а тому і на вході тригера (рис. 5.54а) перевищує U_пор її рівень сприймається як логічна одиниця. Тому на входах попередньої установки діє комбінація сигналів = 1, = 1, яка переводить DRS-тригер в синхронний режим роботи і одночасно режим зберігання інформації (Q = 0), оскільки на вході синхронізації С сигнал низького рівня напруги С = „стоп” = 0 (див. таблицю справжності на рис. 5.25).

Таким чином стартстопний пристрій, схема якого показана на рис. 5.54а, при увімкненні напруги живлення встановлюється у початковий стан, в якому логічний нуль з виходу Q тригера блокує передачу тактових імпульсів через елемент DD2 на вихід пристрою (рис. 5.54б). В момент часу t₂, коли на вхід тригера надходить імпульс „старт” низького рівня напруги U⁰, DRS-тригер комбінацією = 0, = 1 установлюється в одиничний стан Q = 1, що дозволяє передачу тактових імпульсів на вихід стартстопного пристрою. В момент часу t₃, коли на вхід С тригера надходить сигнал „стоп” (перепад напруги ), завдяки D = 0 тригер скидається у нульовий стан і передача тактових імпульсів на вихід стартстопного пристрою припиняється.

Для нормальної роботи стартстопного пристрою (рис. 5.54а) треба виконати умову Dt > t_{з пер}, що забезпечує встановлення тригера у початковий стан Q = 0. Значення інтервалу часу Dt можна знайти, якщо на підставі (6.7) записати часову залежність напруги на конденсаторі С1 як

, (5.49)

де t = R1C1 – стала часу RC – ланцюга, t₀ – момент часу початку заряду конденсатора C1.

З урахуванням U_c(t₁) = U_пор, Dt = t₁ – t₀ (див. рис. 5.54б) для Dt одержимо:

. (5.50)

Звичайно обирають Dt =(2¸3)t_{з пер}, а величину опору резистора R ~ 1¸2 кОм для мікросхем ТТЛШ та R ~ 10 кОм для мікросхем КМОНТЛ. Необхідну величину ємності конденсатора RC-ланцюга розраховують за формулою:

, (5.51)

нагадаємо, що t_{з пер} – це час затримки перемикання тригера.

Для мікросхем КМОНТЛ U_пор ≈ U¹/2 ≈ U_cc/2, тому співвідношення (5.51) приймає більш простий вигляд С1 ≈ (2¸3) t_{з пер}/(0,7R1).

5.8.3. Виділення поодинокого імпульсу з послідовності тактових імпульсів. Пристрої, що виділяють з послідовності тактових імпульсів поодинокий імпульс ще називають синхронізаторами. Такий імпульс можна використовувати для запуску цифрових пристроїв, реалізації пошагового режиму роботи тощо.

Синхронізатори можна побудувати на універсальних синхронних D або JK-тригерах з динамічним керуванням. Один з варіантів схеми синхронізатора, побудованого на DRS-тригерах з прямим динамічним керуванням і прямими входами попередньої установки, показано на рис. 5.55а. На рис. 5.55б наведені часові діаграми, що пояснюють принцип дії схеми синхронізатора.

Рис. 5.55. Виділення поодинокого імпульсу з послідовності тактових імпульсів: а – схема пристрою; б – часові діаграми

Диференціювальний RC-ланцюг, підключений до входів скидання тригерів R, призначено для їх встановлення у початковий - нульовий стан при подачі напруги живлення U_сс (див. рис. 5.55б). На відміну від схеми на рис. 5.54а скидання тригерів відбувається в інтервалі часу Dt не сигналом низького, а сигналом високого рівня напруги U_R₁(t) > U_пор. Необхідне значення ємності конденсатора С1 для забезпечення надійного скидання DRS-тригерів при увімкненні живлення можна розрахувати за формулою:

, (5.52)

яка приймає вигляд С1 ≈ (2¸3) t_{з пер}/(0,7R1) для мікросхем КМОНТЛ.

Отже, початково обидва тригера пристрою у нульовому стані (Q1 = 0, = 1) і на його виході встановлений низький рівень напруги U_вих = U⁰. Запуск пристрою здійснюється сигналом високого рівня напруги, який надходить в момент часу t₁ на вхід D тригера DD1 (рис. 5.55б). Як наслідок по фронту першого же тактового імпульсу ТІ високого рівня напруги цей тригер з затримкою t_{з пер} установлюється в одиничний стан Q1 = 1. Це у свою чергу, з такою ж затримкою, але по зрізу цього імпульсу (момент часу t₂) викликає установлення у одиничний стан тригера DD3. Зазначимо, що він установлюється по фронту інверсного тактового сигналу , який надходить на вхід синхронізації тригера DD3 з затримкою t_зпі поширення сигналу в інверторі DD2. Вихідний сигнал синхронізатора формується на виході логічного елемента 2І DD4, на входи якого надходять сигнали з виходів Q1 і тригерів (рис. 5.55а). Як можна бачити з часових діаграм (рис. 5.55б), ці сигнали одночасно мають одиничні значення тільки в інтервалі часу, який близький до тривалості вхідного тактового імпульсу високого рівня напруги t_TI_вх. Тому на виході пристрою з послідовності тактових імпульсів виділяється тільки один імпульс. Тривалість цього імпульсу t_TI_вих з урахуванням затримок, що показані на рис. 5.55б дорівнює:

t_TI_вих = t_TI_вх + t_зпі + t_{з пер} – t_{з пер} = t_TI_вх + t_зпі. (5.53)

Таким чином тривалість імпульсу, який виділяє синхронізатор з послідовності тактових імпульсів перевищує їх тривалість на затримку розповсюдження сигналу в інверторі DD2. З часових діаграм також випливає, що цей імпульс надходить з затримкою t₃ відносно фронту вхідного тактового імпульсу, яка дорівнює t₃ = t_{з пер} + t_зпк, де t_зпк – затримка поширення сигналу в логічному елементі 2І DD4.

Контрольні запитання

1. Дайте визначення бістабільної комірки і тригерного пристрою (тригера). Які входи у загальному випадку має пристрій керування тригера і, яке функціональне призначення цих входів?

2. За якими ознаками і як класифікують тригери цифрової електроніки?

3. Чому у цифровій електроніці більш широке застосування знайшли синхронні тригери з динамічним керуванням ?

4. Як позначаються входи зі статичним і динамічним керуванням на умовних зображеннях цифрових мікросхем ?

5. Які параметри мають тригери ?

6. Як у таблиці справжності, що описує логіку роботи тригера, урахувати його здатність зберігати інформацію ?

7. Напишіть таблицю справжності асинхронного RS-тригера і на її підставі визначте логічне рівняння такого тригера.

8. Поясніть фізичну сутність процесу регенерації, що відбувається за рахунок зворотних зв’язків в схеми RS-тригера (рис. 5.8) після його встановлення у симетричний стан.

9. На підставі логічного рівняння RS-тригера визначте його логічну структуру в базисі Шеффера І-НЕ, запишіть таблицю справжності для такого тригера.

10. Дайте визначення активного і пасивного логічних сигналів. Які логічні сигнали є активними і пасивними для логічних елементів АБО, АБО-НЕ, І, І-НЕ ?

11. Як стан зберігання інформації і заборонений стан RS-тригера зв’язані з активними і пасивними сигналами на його інформаційних входах ? Чому заборонений стан RS-тригера називають також невизначеним станом ?

12. З урахуванням затримок логічних елементів 2І-НЕ побудуйте часові діаграми для RS-тригера з інверсними інформаційними входами (рис. 5.7а) і визначте з них параметри тригера t_з.пер, t_роз, f_max. В чому полягає сутність явища ризику збою, яке має місце при перемиканні тригерів ?

13. У базисі Шеффера І-НЕ нарисуйте схему синхронного RS-тригера зі статичним керуванням і побудуйте таблицю справжності такого тригера.

14. Нарисуйте схему синхронного двоступеневого RS-тригера керованого зрізом імпульсу і поясніть принцип його дії. Який вигляд має таблиця переходів такого тригера ?

15. Яким шляхом в схемі асинхронного D-тригера забезпечується виключення невизначеного стану і чому такий тригер не має стану зберігання інформації?

16. Для асинхронного D-тригера (рис. 5.17в) визначте тривалість затримки перемикання t_з.пер, розділяючий час t_роз і максимальну частоту перемикання f_пер, якщо час затримки поширення сигналу для логічних елементів 2АБО-НЕ дорівнює t_зп = 10 нс.

17. Напишіть таблицю справжності асинхронного DV-тригера і на її підставі визначте логічне рівняння DV-тригера. Нарисуйте схему DV-тригера в базисі Шеффера і поясніть принцип її дії.

18. Поясніть принцип дії синхронного D-тригера керованого фронтом імпульсу, схема якого наведена на рис. 5.23а.

19. Напишіть таблицю переходів комбінованого DRS-тригера з прямим динамічним керуванням і інверсними входами попередньої установки ? В яких режимах може працювати такий тригер ? Чому в комбінованих тригерах входи попередньої установки мають більший пріоритет ніж інші входи тригера і якими правилами керуються при побудові часових діаграм вихідних сигналів таких тригерів ?

20. Запишіть таблицю справжності асинхронного JK-тригера і на її підставі визначте логічне рівняння такого тригера. За рахунок чого у JK-тригері виключено невизначений стан ?

21. Для схеми асинхронного JK-тригера (рис. 5.32) визначте частоту паразитної генерації при J=K=1, якщо логічні елементи 2І-НЕ мають час затримки t_зп = 5 нс.

22. Який вигляд має таблиця переходів синхронного JK-тригера з керуванням зрізом імпульсу ? Поясніть принцип дії схеми такого тригера на рис. 5.35а.

23. Розгляньте роботу JK-тригера, принципова схема якого наведена на рис. 5.36, при надходженні на його вхід тактового сигналу, якщо він знаходиться у стані Q = 1, = 0, а на інформаційних входах сигнали J = 0, K =1.

24. Який вигляд має таблиця переходів комбінованого JKRS-тригера з керуванням зрізом імпульсу і інверсними входами попередньої установки ?

25. Поясніть принцип дії JK-тригера з внутрішніми затримками (рис. 5.38).

26. Запишіть таблицю справжності T-тригера і на її підставі визначте логічне рівняння такого тригера. Чому такий тригер називають лічильним ?

27. На підставі логічних рівнянь T-тригера і синхронних JK- та D-тригерів визначте схеми увімкнення JK- та D-тригерів для одержання T-тригера.

28. Побудуйте часові діаграми сигналу на виході T-тригера, керованого фронтом імпульсу, при надходженні на його вхід послідовності прямокутних імпульсів.

29. Запишіть таблицю справжності TV-тригера. Яким логічним рівнянням описується цей тригер і як його можна реалізувати на основі T-тригера ?

30. Поясніть принцип дії схеми тригера Шмітта на рис. 5.48а.

31. Нарисуйте схему тригера Шмітта на інверторах КМОНТЛ і дискретних резисторах. Розрахуйте для неї значення опорів R1, R2, при яких ширина петлі гістерезиса передаточної характеристики тригера буде дорівнювати 2 В. Знайдіть значення напруг перемикання тригера U¹_пор і U⁰_пор. Розрахунки виконати для напруги живлення U_сс = 10 В.

32. Для схеми синхронізатора на рис. 5.55а визначте значення ємності конденсатора С1, якщо в ній використана мікросхема КМОНТЛ КР1564ТМ2, що містить два DRS-тригера, які при напрузі живлення U_cc = 6 В мають значення часу затримки перемикання t_{з пер} = 15 нс.

Розділ 6.СПЕЦІАЛЬНІ ЕЛЕМЕНТИ

ЦИФРОВИХ ПРИСТРОЇВ

Спеціальні елементи комп’ютерної електроніки виконують у цифрових схемах допоміжні функції, які пов’язані з формуванням і генеруванням електричних сигналів. Такими елементами є формувачі і генератори прямокутних імпульсів, які можуть бути побудовані на основі базових логічних елементів, розглянутих у розділі 4. В схемах спеціальних елементів цифрових пристроїв сумісно з логічними елементами використовують RC-ланцюги. У цьому випадку виникає потреба встановити, як цифрові елементи, що працюють з дискретними електричними сигналами у вигляді рівнів напруги (потенціалу) U⁰ та U¹, сприймають безперервні у часі аналогові електричні сигнали сформовані RC-ланцюгами. В зв’язку з цим розглянемо дію прямокутного електричного імпульсу на RC-ланцюги і аналогових електричних сигналів на логічні елементи. Обізнаний з цих питань читач може цей підрозділ пропустити.

Дата добавления: 2018-04-05; просмотров: 1099; Мы поможем в написании вашей работы!

Поделиться с друзьями:

⇐ Предыдущая 12 13 14 15 161718 19 20 21 Следующая ⇒

Мы поможем в написании ваших работ!