Комбінаційні арифметичні вузли 9 страница

Дозвіл лічильного режиму роботи забезпечує сигнал низького рівня напруги U⁰ на вході Е (Е = 0), який деблокує логічні елементи DD9, DD10 і блокує середні секції 2І елементів DD21, DD30. Логічна одиниця з виходу DD6 перетворює DD14 в інвертор і тригер молодшого розряду лічильника DD15 починає працювати як Т-тригер, оскільки для нього D = .

Керування напрямком лічби здійснюється сигналами на вході D/ . При Е = 0 сигнал низького рівня U⁰ на цьому вході (D/  = 0) забезпечує прямий напрямок лічби, сигнал високого рівня U¹ (D/  = 1) - зворотний. Нехай, наприклад, D/  = 0, тоді на виході DD9 логічний нуль, який блокує зв’язки між тригерами для зворотної лічби, а логічна одиниця з виходу DD10 деблокує верхні секції 2І елементів DD21, DD30, тобто дозволяє пряму лічбу. Дійсно, нехай, наприклад, лічильник знаходиться у стані Q₄Q₂Q₁ = 011. Тоді елемент DD20 працює як інвертор, оскільки на нього надходить логічна одиниця з DD26, а DD29 – як повторювач, завдяки логічному нулю з виходу DD36. Тому на інформаційному вході D тригера DD22 за рахунок інверсії Q₁ - логічний нуль, а на відповідному вході тригера DD31 D = Q₂ = 1, які запишуться до цих тригерів по перепаду сигналу  на тактовому вході С. Цей же тактовий сигнал перемкне тригер DD15, що працює як Т-тригер, і забезпечить стан лічильника Q₄Q₂Q₁ = 100, який на одиницю більший за попередній, тобто лічильник працює в режимі підсумовування. Подібним чином можна переконатися, що при D/  = 1, коли деблоковані нижні секції 2І елементів DD21, DD30, з кожним лічильним імпульсом код стану лічильника зменшується на одиницю, тобто лічильник працює в режимі віднімання.

Виходи 15/0 і P в схемі на рис. 7.80 призначені, відповідно, для формування сигналів переповнення та нарощування розрядності лічильника. Сигнали на цих виходах формуються за допомогою логічних елементів DD1 – DD4. На виході елемента 4І DD1 з’являється логічна одиниця, коли при прямій лічбі (D/  = 0) лічильник досягає стану переповнення, тобто Q₄Q₂Q₁ = 111. Логічна одиниця з’являється на виході DD2, коли при зворотній лічбі (D/  = 1) досягається стан переповнення Q₄Q₂Q₁ = 000 (відповідно  = 111). Сигнал P низького рівня формується в межах паузи між тактовими імпульсами високого рівня U¹ за допомогою логічного елемента DD4.

Швидкодія схеми реверсивного двійкового лічильника з паралельним завантаженням (рис. 7.80) обмежується затримкою перемикання DRS-тригера t_з.пер і затримкою схеми на логічних елементах, що забезпечує керування напрямком лічби та здійснює паралельне перенесення. Ця схема для старших розрядів лічильника має три рівня затримки: t_{зп кон} - затримка кон’юнктора, t_{зп M2} – затримка елемента „сума за модулем 2” і t_{зп І-АБО} – затримка елемента І-АБО. Отже час установлення коду дорівнює

                    t_уст = t_з.пер + t_зп.кон + t_{зп M2} + t_{зп І-АБО}, (7.66)

а максимальна частота лічби визначається співвідношенням: f_max = 1/(t_з.пер+t_зп.кон+t_{зп M2}+t_{зп І-АБО}).

Рис. 7.81. Умовне зображення мікросхеми КР1533ИЕ13

За схемою, показаною на рис. 7.80, зокрема, реалізована мікросхема програмованого чотирьохрозрядного реверсивного двійкового лічильника з паралельним перенесенням КР1533ИЕ13 (аналог SN74ALS191A), умовне зображення якої наведено на рис. 7.81. Деякі програмовані реверсивні двійкові лічильники мають роздільні тактові входи для прямої і зворотної лічби, зокрема, таким лічильником є мікросхема КР1533ИЕ7 (SN74ALS193).

На рис. 7.82 показані часові діаграми сигналів, що пояснюють роботу мікросхеми КР1533ИЕ13.

Рис. 7.82. Часові діаграми роботи мікросхеми КР1533ИЕ13

Подвійні горизонтальні пунктирні лінії відповідають будь-якому значенню рівня напруги. Увід слова зі входів D1, D2, D4, D8 відбувається сигналом низького рівня напруги U⁰ на вході L не залежно від сигналів на інших входах лічильника. Високий рівень напруги U¹ на вході Е забороняє лічильний режим, тому при Е = 1 і L = 1 - лічильник знаходиться у стані зберігання інформації. Лічильний режим дозволяє рівень напруги U⁰ на вході Е (Е = 0). Прямий напрямок лічби забезпечує низький рівень напруги U⁰ (D/  = 0), зворотний – рівень U¹ (D/  = 1). Коли при обох напрямках лічби виникає переповнення на виході 15/0 з’являється сигнал високого рівня U¹, тривалість якого дорівнює періоду тактового сигналу, а на виході P - сигнал низького рівня U⁰ з тривалістю, що дорівнює паузі між тактовими імпульсами (рис. 7.82).

Перепад напруги  на виході P лічильника співпадає з фронтом тактового сигналу С, який перемикає тригери лічильника (рис. 7.82). Тому перепад напруги  на виході P можна використати, як сигнал перенесення, при нарощуванні розрядності лічильників, реалізованих за схемою, показаною на рис. 7.80. Спосіб такого нарощування ілюструє схема на рис. 7.83а. Завдяки послідовному перемиканню швидкодія лічильника, нарощеного таким чином, знижується відносно швидкодії одної мікросхеми. Збільшити швидкодію можна, якщо нарощування виконати по схемі, наведеній на рис. 7.83б.

а

б

Рис. 7.83. Схеми нарощування розрядності програмованих реверсивних двійкових лічильників  с паралельним  перенесенням

В схемі, наведеній на рис. 7.83б, тактовий сигнал подається одночасно на лічильні входи всіх мікросхем і організується паралельне перенесення сигналу переповнення з виходів 15/0 за допомогою логічних елементів І-НЕ DD1, DD2, DD3. Оскільки виходи цих елементів підключені до входів Е дозволу лічби мікросхем старших розрядів, лічильний режим для будь-якої з цих мікросхем дозволяється тільки тоді, коли виникає переповнення в мікросхемах всіх молодших розрядів, тобто сигнал на їх виходах 15/0 дорівнює одиниці. При використанні способу нарощування, показаного на рис. 7.83б, всі тригери мікросхем перемикаються одночасно і швидкодія лічильника не залежить від кількості розрядів. Слід однак зазначити, що для кожної мікросхеми, окрім мікросхеми молодших розрядів, потрібен елемент І-НЕ з числом входів, кількість яких зростає при зростанні розрядності лічильника.

Мікросхеми двійкових лічильників різних типів входять до складу серій інтегральних мікросхем. В табл. 7.12 наведена інформація про інтегральні двійкові лічильники серій ТТЛШ і КМОПТЛ, а в табл. 7.13 представлені параметри деяких таких мікросхем при температурі 25 ^оС.

 

Таблиця 7.12

Мікросхеми лічильників ТТЛШ та КМОПТЛ

 

Мікросхема (аналог)	Тип логіки	Тип лічильника	Кількість розрядів
К555ИЕ5 (SN74LS93)	ТТЛШ	Підсумовуючий двійковий з послідовним перенесенням	4
КР1561ИЕ20 (MC14040B)	КМОПТЛ		12
К555ИЕ19 (SN74LS393)	ТТЛШ	Підсумовуючий двійковий з крізним перенесенням	Два 4-х розрядних лічильника
КР1564ИЕ19 (MM74HC393)	КМОПТЛ
КР1561ИЕ10 (CD4520BMS)	КМОПТЛ	Підсумовуючий двійковий з паралельним перенесенням	Два 4-х розрядних лічильника
КР1554ИЕ23 (74HC4520)
КР1594ИЕ23 (74HCT4520)
КР1533ИЕ13 (SN74ALS191)	ТТЛШ	Реверсивний програмований двійковий лічильник з паралельним перенесенням	4
КР1533ИЕ7 (SN74ALS193)
КР1533ИЕ10 (SN74ALS161)
КР1533ИЕ18 (SN74ALS163)
КР1564ИЕ7 (MM74HC193)	КМОПТЛ
КР1564ИE10 (MM74HC161)
КР1561ИE21 (HD14161B)
КP1554ИE17 (74AC169)
KP1594ИE18 (74ACT163)

Таблиця 7.13

Параметри інтегральних двійкових лічильників

 

Параметр		Мікросхема
		К555ИЕ5	КР1564ИЕ19	КР1594ИЕ23	КР1533ИЕ13
Робочий діапазон температури, оС		0 ÷ 70	-65 ÷ +150	-55 ÷ +125	0 ÷ 70
Uсс, В		4,5 ÷ 5,5	2 ÷ 6	4,5 ÷ 5,5	4,5 ÷ 5,5
Iсп, (Icc), мА		15	0,008 (6 В)	≤0,008 (5,5 В)	12
U0вих, (UОL), В		≤ 0,5	≤ 0,1	≤ 0,1	≤ 0,4
U1вих, (UОH), В		³ 2,7	Uсс - 0,1	Uсс - 0,05	³ Uсс - 2
I1вх (IIH), мкА		20	≤ 0,1 мкА	≤ 0,1 мкА	20
I0вх (IIL), мА		-1,6			- 0,2
I0вих (IОL), мА		≤ 8,0	≤ 25	≤ 25	≤ 8
tPLH, нс	С® Q8	46	25 (2 В) 5 (6 В)	22	3 – 18
tPHL, нс		46			3 – 18
tPHL, нс	R® Q	26	100 (2 В) 30 (6 В)	14	-
tPLH, нс	L® Q	-	-	-	7 ÷ 30
tPHL, нс					8 ÷ 30
tPLH, tPHL, нс	С® P	-	-	-	5 ÷ 20
tPLH, tPHL, нс	С® 15/0	-	-	-	8 ÷ 31
tPLH, нс	D/ ®P	-	-	-	8 ÷ 37
tPHL, нс					10 ÷ 28
tPLH, tPHL, нс	D/ ®15/0	-	-	-	8 ÷ 25
tPLH, tPHL, нс	E ® P	-	-	23	4 ÷ 18
Тривалість імпульсу tW, нс	С	30	80 (2 В) 14 (6 В)	20	16,5
	R	15		20	-
	L	-	-	-	20
Час відновлення trec, нс		25	-	-	-
fmax, МГц		16	5 (2 В) 31 (6 В)	50	30

 

7.4.7. Двійкові лічильники з довільним і програмованим коефіцієнтом лічби. Коефіцієнт лічби К_лч двійкового лічильника є цілим ступенем числа два К_лч = 2ⁿ. Часто виникає потреба у лічильниках з коефіцієнтом лічби К_лч ≠ 2ⁿ. Такі лічильники називають лічильниками з довільним коефіцієнтом лічби. Їх побудову розглянемо на прикладі підсумовуючих лічильників.

Лічильники з довільним К_лч ≠ 2ⁿ < 2ⁿ реалізують на основі двійкових лічильників шляхом виключення зайвих станів. Існують дві можливості виключення зайвих станів, а саме: виключення „верхніх” станів аж до стану переповнення або виключення „нижніх” станів починаючи від нульового і вище. Зазначимо, що у другому випадку лічильник не буде мати нульового стану, що не зручно при використанні підсумовуючих лічильників для вирішення багатьох задач цифрової техніки. Тому при побудові підсумовуючих лічильників з К_лч < 2ⁿ виключають „верхні” стани n-розрядного двійкового лічильника. Це можна здійснити двома способами: шляхом обнуління лічильника при досягненні першого зайвого „верхнього” стану або шляхом створення між тригерами лічильника певних зв’язків, що виключають зайві стани.

У першому способі використовують зворотний зв’язок між виходами двійкового лічильника і входом обнуління R. Якщо лічильник має прямий вхід R (обнуління логічним сигналом R = 1), у зворотному зв’язку використовують логічний елемент І, а якщо інверсний (обнуління при R = 0) – логічний елемент І-НЕ. Принципи побудови таким способом лічильника з довільним К_лч полягають у наступному:

- виходячи з К_лч, який потрібно забезпечити, визначають кількість розрядів лічильника n за формулою n = ]log₂К_лч[, де розвернуті квадратні дужки позначають округлення до найближчого більшого цілого;

- переводять десяткове значення К_лч у двійкове число, яке фактично є двійковим кодом першого „верхнього” стану n-розрядного двійкового лічильника, з якого починається виключення його „верхніх” станів, тобто це число відповідає стану, при досягненні якого треба виконати обнуління лічильника за допомогою зворотного зв’язку на логічному елементі І;

- кількість одиниць у двійковому значенні К_лч визначає кількість входів (коефіцієнт об’єднання К_об) логічного елемента І;

- створюють зворотний зв’язок шляхом з’єднання виходів двійкового лічильника, на яких логічна одиниця у стані, що відповідає двійковому значенню К_лч, зі входами логічного елемента І, а вихід елемента І підключають до прямого входу обнуління двійкового лічильника R (якщо вхід R інверсний у зворотному зв’язку використовують елемент І-НЕ).

Викладені вище принципи побудови лічильників з довільним коефіцієнтом лічби розглянемо на прикладі лічильника з К_лч = 10. Такі лічильники називають двійково-десятковими або десятковими лічильниками.

Десятковий лічильник має n = ]log₂10[ = 4 розряди, тому для його побудови потрібен 4-х розрядний двійковий лічильник з коефіцієнтом лічби К_лч = 2⁴ = 16, в якому треба виключити 16 – 10 = 6 „верхніх” станів, починаючи зі стану 10₁₀ = 1010₂, тобто стани двійкового лічильника 1010, 1011, 1100, 1101, 1110, 1111. Їх виключення здійснюють шляхом обнуління підсумовуючого двійкового лічильника, коли він досягає стану 1010. Для цієї мети, якщо вхід обнуління R прямий, треба використати логічний елемент І з К_об = 2.

Таким чином, схема десяткового лічильника, реалізованого на основі 4-х розрядного двійкового лічильника має вигляд, показаний на рис. 7.84а. Часові діаграми, що пояснюють її роботу наведені на рис. 7.84б.

а	б
Рис. 7.84. Схема десяткового лічильника (а) і часові діаграми сигналів на його входах і виходах (б)

З часових діаграм видно, що десятковий лічильник починає свою роботу з початкового стану Q₈Q₄Q₂Q₁ = 0000 і до стану 1010 працює, як звичайний підсумовуючий двійковий лічильник (рис. 7.72а). Коли по зрізу десятого тактового імпульсу (імпульс з номером 9) лічильник перемикається у стан Q₈Q₄Q₂Q₁ = 1010 на виході логічного елемента 2І з’являється логічна одиниця, яка скидає лічильник у початковий стан, з якого починається новий цикл. Завдяки затримкам поширення сигналу, що виникають у схемі, стан 1010 існує деякий час Dt_з (рис. 7.84б). Цей час визначається сумою затримки поширення t_зп.кон елемента 2І та затримки перемикання тригера t_з.пер:

                                    Dt_з = t_з.пер + t_зп.кон.          (7.67)

Другий спосіб реалізації лічильників з К_лч < 2ⁿ полягає у створенні між тригерами двійкового лічильника з К_лч = 2ⁿ зв’язків, які виключають зайві стани. Такий спосіб реалізовано в схемі десяткового підсумовуючого лічильника з паралельним перенесенням, яка показана на рис. 7.85.

---

Дата добавления: 2018-04-05; просмотров: 366; Мы поможем в написании вашей работы!

Поделиться с друзьями:

---

---

Мы поможем в написании ваших работ!