Комбінаційні арифметичні вузли 4 страница

За кількістю ліній передачі змінних регістри поділяють на однофазні і парафазні, за способом синхронізації на однотактні, двотактні і багатотактні. В однофазних регістрах вивід двійкового слова відбувається без інверсії або з інверсією, тобто вони мають тільки прямі або інверсні виходи. Парафазні регістри мають як прямі, так й інверсні виходи, що забезпечує вивід слова як в прямій, так і в інверсній формі.

У сучасній цифровій схемотехніці регістри переважно будують на комбінованих DRS-тригерах з динамічним керуванням. Наявність у таких тригерах входів попередньої установки R і S дозволяє організовувати ланцюги обнуління, а в регістрах зсуву - входи введення слова в паралельному коді. Багато регістрів мають виходи з трьома станами, що дає їм можливість без додаткових схем інтерфейсу безпосередньо працювати на магістральні шини.

7.4.2. Паралельні (статичні) регістри. Паралельні регістри застосовують в комп’ютерній техніці, як швидкодіючі запам’ятовуючі пристрої, призначені для тимчасового зберігання багаторозрядних двійкових кодів даних і команд. Зокрема такими регістрами в процесорі комп’ютера є регістри загального призначення (РЗП), регістри команд, даних, регістри арифметично-логічного пристрою, призначені для тимчасового зберігання операндів і результатів операцій тощо. Паралельні регістри можуть виконувати тільки чотири перші мікрооперації з перерахованих вище. Їх побудову розглянемо на прикладі чотирьохрозрядного регістра з трьома станами виходу, схема якого показана на рис. 7.50, а умовне графічне зображення на рис. 7.51.

Рис. 7.50. Схема паралельного регістра з трьома станами виходу

Це регістр з паралельним вводом інформації. Входи  DRS-тригерів на рис. 7.50 не показані, до них постійно прикладена напруга логічної одиниці U¹, тому при  = 1 ці тригери працюють у синхронному режимі (див. підрозділ 5.4.2). Слово, що надходить на входи D₁ – D₄ регістра в паралельному коді записується в D-тригери по перепаду сигналу на тактовому вході С від низького U⁰ до високого U¹ рівня напруги . Воно зберігається в регістрі до часу поки не буде виконана чергова мікрооперація вводу, тобто по перепаду  нове двійкове слово не буде занесено в регістр або не буде виконана мікрооперація його обнуління.

Рис. 7.51. Умовне графічне зображення   паралельного регістра з трьома вихідними станами

Обнуління регістру здійснюється подачею сигналу низького рівня U⁰ (логічного нуля) на інверсний вхід R. DRS-тригери переходять в асинхронний режим роботи, який має більш високий пріоритет ніж синхронний режим і, не залежно від стану їх входу D, встановлюються в нульовий стан (Q₄Q₃Q₂Q₁ = 0000).

Третій стан виходів регістра і його керування забезпечується використанням інверторів з трьома вихідними станами, підключених до інверсних виходів DRS-тригерів. При наявності на вході EZ низького рівня напруги U⁰ інвертори працюють у звичайному логічному стані виходу, тому двійкове слово, що зберігається в регістрі передається на його виходи Q₄ - Q₁, тобто при EZ=0 реалізується мікрооперація виводу слова. Тому на умовних зображеннях регістрів вхід EZ часто показують як інверсний і позначають OE (Output Enable – дозвіл виводу). При високому рівні напруги U¹ на вході EZ (EZ = 1) виходи інверторів переходять у стан високого імпедансу - двійкове слово з тригерів не виводиться на виходи регістра. Якщо ці виходи підключені до ліній шини даних комп’ютера, то при EZ = 1 вони просто відключаються від них. Тому паралельні регістри з трьома станами виходів дозволяють вирішити проблему, яка виникає в інтерфейсах „загальна шина”, коли багато пристроїв обмінюються двійковими словами через загальні лінії зв’язку. Цей обмін відбувається через вихідні паралельні буферні регістри таких пристроїв, які мають три вихідні стани. В будь-який заданий проміжок часу у звичайному логічному стані знаходяться виходи буферного регістру тільки того пристрою, який передає інформацію в шину, виходи регістрів інших пристроїв переводяться сигналом EZ = 1 у стан високого імпедансу.

За схемою, подібною тій, що наведена на рис. 7.50 реалізовано багато паралельних регістрів, які входять до складу серій ТТЛШ 1531, 1533 та КМОПТЛ 1564, 1554, 1594. На рис. 7.52 наведена мікросхема КР1594ИР23 (функціональний аналог MC74ACT374), яка є восьмирозрядним паралельним регістром з трьома станами виходів.

Рис. 7.52. Умовне графічне зображення мікросхеми КР1594ИР23

Деякі паралельні регістри комп’ютерної схемотехніки мають вхід дозволу запису E. Запис двійкового слова в такі регістри стає можливим тільки при наявності  на вході  Е керуючого  сигналу (логічного нуля або одиниці), який дозволяє мікрооперацію прийому слова. Паралельними регістрами з дозволом запису, наприклад, є інтегральні мікросхеми КР1533ИР27 (74ALS377) і КР1561ИР14 (MC14076B). Принцип організації таких регістрів ілюструє схема на рис. 7.53.

Для керування записом інформації в регістр на інформаційному вході кожного D-тригера включена комбінаційна схема, що складається з двох логічних елементів 2І і елемента 2АБО, які по суті утворюють два канали уведення інформації в D-тригер.

Рис. 7.53. Схема паралельного регістра з дозволом запису інформації

Інвертор є загальним для всіх D-тригерів регістра. Передача біта будь-якого розряду двійкового слова D_n...D₂D₁ на інформаційний вхід відповідного D-тригера відбувається через канал, що містить логічний елемент 2І, до іншого входу якого підключено вихід інвертора. Виходи D-тригерів Q₁, Q₂, ..., Q_n, з яких зчитується слово, що зберігається в регістрі, зв’язані зворотним зв’язком з інформаційними входами відповідних D-тригерів через канал, що містить логічний елемент 2І, один зі входів якого підключено до входу регістра . Дозвіл запису здійснюється сигналом низького рівня напруги U⁰ на вході  (  = 0), який блокує передачу логічного сигналу з виходів регістра Q₁, Q₂ ,..., Q_n на входи D-тригерів, а його інверсне значення E = 1 дозволяє передачу бітів двійкового слова D_n...D₂D₁ на інформаційні входи D-тригерів. Тому по перепаду сигналу  на тактовому вході С двійкове слово D_n…D₂D₁ записується до D-тригерів і з’являється на виходах регістра. Коли  = 1 (Е = 0) передача бітів слова зі входів регістра на інформаційні входи D-тригерів блокована і деблоковано зворотний зв’язок між прямими виходами і входами цих тригерів. Тому при надходженні перепаду напруги  на вхід С, D-тригери перезаписують той стан, в якому вони знаходяться, тобто слово, що зберігається в регістрі, не змінюється.

В табл. 7.9 наведені параметри деяких мікросхем паралельних регістрів.

Таблиця 7.9

Параметри інтегральних паралельних регістрів

 

Параметр		Мікросхеми та їх функціональні аналоги
		КР1533ИР27 (74ALS377)	КР1531ИР22 (74АF373)	КР1561ИР14 (HD74AC283)	КР1594ИР23 (MC74ACT374)
Розрядність		8	8	4	8
z-стан виходів		нема	є	є	є
Робочі температури, оС		0 - 70	0 - 70	-55 - +125	-40 - +85
Uсс, В		4,5 - 5,5	4,5 - 5,5	2 - 18	2 - 6
I1сп, (IccH), мА		12	38	≤0,02 (15 В)	≤0,08 (5,5 В)
I0сп, (IccL), мА		20
U0вих, (UОL), В		≤ 0,5	≤ 0,5	≤ 0,05	≤ 0,1
U1вих, (UОH), В		³ 2,4	³ 2,4	Uсс - 0,05	Uсс - 0,2
I1вх (IIH), мкА		20	5	0,1	0,1
I0вх (IОL), мА		-0,2	-0,6	-1×10-4	1×10-4
I0вих (IОL), мА		≤ 30	≤ 60	≤ 8,8 (15 В)	≤ 75
tPLH, нс	С®Qn	2,0 - 8,0	9,0	300 (5 В) 90 (15 В)	8 (5 В)
tPHL, нс		3,0 - 11,0	5,2		7 (5 В)
tPLH, нс	Dn®Qn	-	5,3	-	-
tPHL, нс			3,7
tPZH, нс	Час дозволу виводу	-	5,0	200 (5 В) 60 (15 В)	7 (5 В)
tPZL, нс			5,6		6,5 (5 В)
FMAX, Гц		65	-	1,8 (5 В) 12 (15 В)	60 (3,3 В) 100 (5 В)

7.4.3. Регістри зсуву. Це послідовні регістри, наявність в яких зв’язків між інформаційними входами і виходами тригерів сусідніх розрядів дозволяє при надходженні тактового імпульсу перезаписувати стан тригера кожного розряду регістра в сусідній, тобто здійснювати зсув двійкового слова без зміни послідовності одиниць і нулів у ньому. За такт всі розряди слова, записаного в регістр зсуву можуть бути переміщені на один розряд або у бік старших розрядів (вліво), або у бік молодших розрядів (управо). Регістри, в яких зсув може відбуватися в обох напрямках називають реверсивними регістрами зсуву. На умовних графічних зображеннях інтегральних мікросхем регістрів напрямок зсуву позначають стрілками: ® - зсув управо; - зсув вліво; « - реверс. Регістри зсуву на відміну від статичних регістрів можуть виконувати всі п’ять мікрооперацій, перелічених вище. Мікрооперація зсуву дозволяє вводити і виводити багаторозрядні двійкові слова в таких регістрах у послідовному коді. Тому односпрямовані регістри зсуву мають вхід для послідовного у часі побітового уведення інформації зі зсувом вправо DSR (абревіатура від англійської назви Data Serial Right) або вхід DSL (абревіатура від Data Serial Left) - для прийому даних зі зсувом вліво. Реверсивні регістри зсуву, звичайно, мають як вхід DSR, так й вхід DSL, які на умовних графічних зображеннях регістрів позначають також як DR і DL відповідно.

Завдяки наявності зв’язків між інформаційними входами і виходами сусідніх тригерів, що утворюють регістр зсуву, ці тригери одночасно приймають участь як в процесі прийому, так і в процесі передачі інформації. Поєднати ці процеси для тригерів зі статичним керуванням неможливо внаслідок явища гонок, тому в регістрах зсуву використовують виключно тригери з динамічним керуванням по фронту  або по зрізу  тактового імпульсу.

В комп’ютерній техніці регістри зсуву використовують в блоках арифметично-логічного пристрою процесора, призначених для виконання команд зсуву, арифметичних операцій множення та ділення, в модемах комп’ютерних мереж для перетворення послідовного двійкового коду в паралельний код і навпаки та для інших цілей.

Розглянемо схемотехнічну організацію і функціонування регістрів зсуву різного типа.

Односпрямовані регістри зсувуз послідовним уводом і паралельно-послідовним виводом реалізуються як послідовний ланцюг синхронних DRS або JKRS-тригерів з об’єднаними тактовими входами С і входами скидання R. Організацію таких регістрів ілюструє схема чотирьохрозрядного регістра зі зсувом управо, наведена на рис. 7.54а (показана суцільними лініями). Умовне зображення такого регістра показано на рис. 7.54б.

а	б
Рис. 7.54. Односпрямований регістр зсуву з послідовним уводом і паралельно-послідовним виводом: а – схема регістра зі зсувом управо (показана суцільними лініями) та зсувом вліво (зв’язки між інформаційними входами D і  виходами тригерів показані пунктиром); б – умовне зображення регістра зі зсувом управо

Завдяки зв’язку в послідовному тригерному ланцюзі виходу і-1-го тригера з D входом і-того тригера, при надходженні на його вхід синхронізації С перепаду логічного сигналу  біт інформації, який зберігає і-1 тригер записується у і-тий тригер, а оскільки тактовий сигнал надходить одночасно на входи синхронізації всіх тригерів регістра відбувається зсув двійкового слова, що зберігає регістр управо на один біт. Інформаційний вхід D першого тригера в ланцюзі тригерів (тригер DD1) є входом для послідовного введення двійкового слова в регістр зі зсувом вправо (на рис. 7.54а цей вхід позначений як DSR). Функціональна таблиця (рис. 7.55) ілюструє уведення в регістр слова A₄A₃A₂A₁, яке надходить на вхід DSR побітово в послідовному коді, починаючі з молодшого розряду A₁.

Символ ´ в таблиці означає будь-яке значення логічної змінної. Перший тактовий сигнал  на вході С забезпечує введення молодшого біта A₁ двійкового слова зі входу регістра DSR в тригер DD1, подальші тактові сигнали забезпечують послідовне у часі введення інших бітів слова зі зсувом у кожному такті інформації, що зберігається в регістрі, на один біт управо (від виходів регістра з меншими номерами до виходів з більшими номерами). Через чотири такта всі біти чотирьохрозрядного двійкового слова заносяться до тригерів регістру і воно може бути прочитано в паралельному коді з виходів Q₁ – Q₄. Таким чином, регістр зсуву виконав перетворення послідовного коду слова в паралельний код.

Номер такту Входи регістра Виходи регістра n C DSR R Q1 Q2 Q3 Q4 1 2 3 4 A1 A2 A3 A4 0 0 0 0 A1 A2 A3 A4 ´ A1 A2 A3 ´ ´ A1 A2 ´ ´ ´ A1   ´ ´ 1 0 0 0 0 , 0, 1 ´ 0 зберігання інформації

Рис. 7.55. Функціональна таблиця односпрямованого регістра зсуву з послідовним уводом

Зазначимо, що вивід слова можна здійснити також у послідовному коді. Двійкове слово, яке зберігається в односпрямованому регістрі зі зсувом управо (рис. 7.54а), можна прочитати з виходу Q₄ в послідовному коді, починаючи з молодшого розряду, якщо подати послідовність з чотирьох тактових сигналів  на вхід синхронізації С. Таким чином регістр зсуву (рис. 7.53а) є регістром з паралельно-послідовним виводом інформації. Обнуління регістра здійснюється сигналом високого рівня напруги U¹ на вході R (R = 1), який одночасно надходить на входи скидання DRS-тригерів, що утворюють регістр. Мікрооперація зсуву здійснюється при R = 0 у синхронному режимі роботи DRS-тригерів сигналом . Сигнали , 0, 1 на вході С є пасивними, при яких регістр зберігає інформацію (рис. 7.55).

Схема односпрямованого регістра зі зсувом управо (рис. 7.54а) може бути перетворена на схему регістра зі зсувом вліво, якщо змінити зв’язки між інформаційними входами D і виходами сусідніх тригерів. Для цього слід розірвати такі зв’язки, показані суцільними лініями на рис. 7.54а, і організувати їх так, як показано пунктирними лініями. Тепер входом послідовного вводу DSL є D вхід тригера DD4, а послідовні зв’язки між тригерами забезпечують перезапис бітів двійкового слова у напрямку від тригера DD4 до тригера DD1, тобто зсув відбувається вліво (від виходів регістра з більшим номером до виходів з меншим номером).

---

Дата добавления: 2018-04-05; просмотров: 425; Мы поможем в написании вашей работы!

Поделиться с друзьями:

---

---

Мы поможем в написании ваших работ!