Комбінаційні арифметичні вузли 5 страница
Регістри з послідовним уводом і паралельно-послі-довним виводом входять до складу багатьох серій ІМС. На рис. 7.56, як приклад, наведена мікросхема КР1533ИР8 во
|
| Рис. 7.56. Умовне графічне зображення мікросхеми К1533ИР8 |
сьмирозрядного односпрямованого регістра зі зсувом управо. Вона має два входи DR1 та DR2, які можна використовувати для послідовного введення двійкового слова зі зсувом управо. Сигнали на цих входах зв’язані логічною операцією „І”. Це дає можливість один зі входів використовувати для керування введенням слова через інший вхід. Так, наприклад, сигналом низького рівня U0 (логічний „0”) на одному зі входів DR1, DR2 можна блокувати введення двійкового слова через інший вхід. Мікросхеми подібні КР1533ИР8 використовуються як перетворювачі послідовного двійкового коду в паралельний код.
Для перетворення паралельного коду у послідовний потрібні регістри зсуву з паралельним уводом і послідовним виводом. Організацію односпрямованих регістрів зсуву з паралельно-послідовним уводом і послідовним виводом ілюструє схема наведена на рис. 7.57. Регістр має парафазні виходи Q і 
, з яких двійкове слово, що зберігає регістр, може одночасно виводитися як в прямому, так і в оберненому послідовному коді. Для введення слова в послідовному коді зі зсувом управо використовується вхід DR, а в паралельному коді – входи D1 – D4.
|
| Рис. 7.57. Схема чотирьохрозрядного регістра зсуву з паралельно-послідовним уводом і послідовним виводом |
Способом введення двійкового слова керують сигнали на вході 
/LD. При наявності на ньому високого рівня напруги U1 ( /LD = 1), який є пасивним для елемента І-НЕ, дозволяється робота цих елементів схеми, які формують на своїх виходах логічні сигнали відповідно значенням бітів двійкового слова на входах паралельного вводу D1 – D4. Оскільки виходи І-НЕ підключені до входів попередньої установки DRS-тригерів 
і 
, які мають більш високий пріоритет ніж входи D і C (див. підрозділ 5.4.2), поява на них активного сигналу – логічного нуля переводе DRS-тригери в асинхронний режим роботи, тому вони встановлюються відповідно сигналам, що діють на входах D1 – D4. Дійсно, нехай при /LD = 1 значення D1 = 1, тоді на виході DD1 логічний нуль ( =0), який надходить на вхід DD2, що забезпечує =1. На входах попередньої установки DRS-тригера DD3 комбінація сигналів = 0, = 1, яка, згідно таблиці переходів (рис. 5.25), встановлює цей тригер у одиничний стан. При D1 = 0 комбінація = 1, = 0 встановлює DD3 в нульовий стан. Таким чином при /LD = 1 DRS-тригери регістра (рис. 7.57) на своїх виходах повторюють відповідні біти двійкового слова на входах D1 – D4, тобто відбувається уведення слова в регістр у паралельному коді.
|
|
|
При /LD = 0 входи паралельного уводу D1 – D4 блоковані, оскільки незалежно від їх логічного стану на виходах всіх елементів І-НЕ схеми діє напруга логічної одиниці. На входах попередньої установки DRS-тригерів комбінація = 1, = 1, яка переводе ці тригери у синхронний режим роботи (рис. 5.25). Тому при надходженні сигналів 
на вхід С регістра відбувається уведення послідовного двійкового слова через вхід DR зі зсувом вправо. Це відбувається таким же чином, як в регістрі зсуву розглянутому раніше (рис. 7.54). Вхід DS схеми (рис. 7.57) призначений для керування подачею тактових сигналів на тригери регістра. Пасивний для логічного елемента АБО сигнал низького рівня напруги U0 на вході DS (DS = 0) дозволяє подачу тактових сигналів на тригери регістра, активний сигнал високого рівня U1 (DS = 1) – забороняє їх подачу. Тому при /LD = 0, DS = 1 регістр (рис. 7.57) знаходиться у стані зберігання інформації.
|
|
|
Регістри зсуву, які мають паралельно-послі-довний увід та послідовний вивід, використовують для перетворення паралельного коду двійкового слова в послідовний код. Таке перетворення, на прикладі двійкового коду 1011, ілюструють часові діаграми, наведені на рис. 7.58.
|
| Рис. 7.58. Часові діаграми перетворення паралельного коду в послідовний код |
|
| Рис. 7.59. Умовне графічне зображення мікросхеми КР1533ИР9 |
В момент часу t = t1, коли на вхід /LD надходить сигнал високого рівня напруги U1 ( /LD = 1), який дозволяє паралельний ввід, біти паралельного коду слова A4A3A2A1 = 1011 зі входів D1 – D4 (D1 = A4, D2 = A3, D3 = A2, D4 = A1) заносяться у тригери регістра (рис. 7.57) і на його парафазному виході з’явля-ється молодший біт слова (Q = A1 = 1, = 
= 0). В подальшому в інтервалі часу t2 ≤ t ≤ t3 коли /LD = 0, DS = 1 регістр зберігає введене в нього слово. З моменту часу t3, коли сигнал низького рівня напруги U0 на вході DS (DS = 0) дозволяє подачу тактових сигналів на входи синхронізації тригерів С, відбувається зсув слова по кожному перепаду на один біт управо. Біти слова почергово з’являються на виходах Q і регістра, тобто виводяться у послідовному коді починаючи з молодшого біта. Послідовний вивід слова закінчується через чотири такта в момент часу t7.
|
|
|
Прикладом односпрямованого регістру зсуву, який має схемотехнічну організацію подібну до наведеної на рис. 7.57, є мікросхема КР1533ИР9 (функціональний аналог SN74ALS165) (рис. 7.59). Мікросхема має вісім входів D для запису у регістр двійкового слова в паралельному коді і вхід DR для запису слова в послідовному коді. Зсув слова управо на один біт відбувається перепадом сигналу на вході С при наявності на вході DS низького рівня напруги U0 (DS = 0) і блокується сигналом високого рівня U1 (DS = 1). Запис слова у паралельному коді зі входів D відбувається сигналом низького рівня U0 на вході PL (PL = 0). Регістр зберігає інформацію, коли DS = 1, PL = 1.
|
|
|
Реверсивні регістри зсуву можуть здійснювати зсув двійкового слова в обох напрямках, тому на їх умовних графічних зображеннях використовують позначення «. Схеми реверсивних регістрів містять обидва типи зв’язків між інформаційними входами і виходами сусідніх тригерів, що забезпечують зсув слова управо і вліво (на рис. 7.54а такі зв’язки показані суцільними і пунктирними лініями). Управління зв’язками між тригерами здійснюють за допомогою комутаційних елементів, в якості яких можуть бути використані логічні елементи І-АБО чи І-АБО-НЕ. Один з варіантів організації схеми реверсивного регістра зсуву з використанням логічних елементів І-АБО показано на рис. 7.60 на прикладі трьохрозрядного регістру.
|
| Рис. 7.60. Схема реверсивного регістра зсуву |
В схемі для керування напрямком зсуву використовується вхід SD. При високому рівні напруги на ньому SD = 1, логічний нуль, що надходить з виходу інвертора DD1 на верхні секції І логічних елементів DD2, DD4, DD6, блокує перезапис інформації з виходів тригерів з більшими номерами в тригери з меншими номерами, тобто забороняє зсув двійкового слова вліво. Одночасно сигнал SD = 1 дозволяє функціонування зв’язків між тригерами, що забезпечують передачу інформації з послідовного входу DR зі зсувом управо. У випадку SD = 0, навпаки, блоковані зв’язки між тригерами через нижні секції елементів І-АБО, що забезпечують зсув вправо, і логічною одиницею з виходу DD1 дозволені зв’язки, які забезпечують зсув вліво. Таким чином, в схемі регістра зсуву, що наведена на рис. 7.60, сигнал високого рівня напруги U1 на вході SD забезпечує зсув двійкового слова в розрядній сітці управо, а сигнал низького рівня напруги U0 - уліво.
Реверсивні регістри зсуву з паралельно-послідовним вводом і паралельно послідовним виводом двійкового слова називають універсальними. Такі регістри можуть виконувати всі мікрооперації, притаманні таким цифровим вузлам. Типова схема універсального регістра, на прикладі трьох розрядів, показана на рис. 7.61.
|
| Рис. 7.61. Схема універсального регістра |
Характерною особливістю цієї схеми є те, що вона складається з блоків, які повторюються в кожному розряді регістра. До складу блоку входить DRS-тригер (вхід для таких тригерів на схемі не показано), чотири логічних елемента 3І та один елемент 4АБО. По суті сукупність цих логічних елементів утворює елемент 3І-4АБО, за допомогою якого відбувається керування мікроопераціями, що виконує регістр. Інвертори DD1, DD2 є загальними для всіх розрядів регістра, на їх входи подаються керуючи логічні сигнали S1, S0, які визначають тип мікрооперації регістра. Вхід DL призначено для вводу послідовного коду слова зі зсувом вліво, вхід DR – для його вводу зі зсувом управо. Через входи D1 – D3 здійснюється паралельне уведення двійкового слова. Всі операції уведення інформації відбуваються сигналом на вході С регістра, для чого в його схемі використані D-тригери з прямим динамічним керуванням. Мікрооперація обнуління реалізується сигналом низького рівня напруги U0 на вході R.
Функціональна таблиця універсального регістра (рис. 7.61), наведена на рис. 7.62. В ній значення логічних змінних на виходах регістра Q1, Q2, Q3 у стані зберігання позначено як q1, q2, q3, а символ ´ означає будь-яке значення.
| |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| Рис. 7.62. Функціональна таблиця універсального регістра | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Розглянемо роботу універсального регістра з урахуванням функціональної таблиці (рис. 7.62). Насамперед зазначимо, що на виконання конкретної мікрооперації схема регістра (рис. 7.61) налаштовується за допомогою чотирьох логічних елементів 3І, що розташовані у кожному її розряді.
Елемент DD3 та еквівалентні йому за призначенням елементи 3І розташовані в тих же позиціях інших розрядів схеми регістра відповідають за зсув управо. Як видно (рис. 7.61), саме через ці елементи і елементи 4АБО заведені зв’язки між входом DR, входами D і виходами тригерів, що забезпечують зсув управо (від виходів регістра з меншими номерами до виходів з більшими номерами). Коли на входах керування логічні сигнали S1 = 0, S0 = 1 з виходу DD1 і входу S0 поступають логічні одиниці, які дозволяють зв’язки між тригерами для зсуву управо. Одночасно, хоча б на одному зі входів елементів 3І DD4, DD5, DD6 та еквівалентних їм елементів інших розрядів з’являється логічний нуль, що блокує мікрооперації пов’язані з цими елементами. Тому по перепадам тактових сигналів на вході С регістра двійкове слово A3A2A1, яке надходить у послідовному коді на вхід DR, починаючи з молодшого розряду, уводиться до регістру зі зсувом управо (рис. 7.62). Через три такти це слово може бути виведено в паралельному коді.
Елемент DD5 та еквівалентні йому за призначенням елементи 3І інших розрядів регістра відповідають за зсув вліво. Через ці елементи і елементи 4АБО створені зв’язки від входу DL до виходу Q1 регістра. Зсув вліво дозволяють значення керуючих сигналів S1 = 1, S0 = 0, при яких на входах елемента DD5 і еквівалентних йому за призначенням елементів 3І, підключених до входу регістра S1 і виходу інвертора DD2, забезпечується логічна одиниця. На входах інших елементів 3І при S1 = 1, S0 = 0 є хоча б один логічний нуль, який блокує інші мікрооперації регістра. Зсув двійкового слова вліво відбувається таким же чином, як зсув управо, описаний вище (рис. 7.62).
За мікрооперацію вводу слова в паралельному коді відповідають логічні елементи 3І (елемент DD4 та інші), входи яких з’єднані зі входами регістра D1 – D3, призначеними для паралельного вводу інформації. Два інші входи цих елементів з’єднані безпосередньо зі входами керування S1, S0 (рис. 7.61). Тому при S1 = 1, S0 = 1 біти двійкового слова зі входів D1 – D3 передаються через ці елементи 3І та елементи 4АБО на інформаційні входи D тригерів і перепадом сигналу на вході С записуються до регістра.
Елемент DD6 та інші подібні елементи 3І, два входи яких підключені до виходів інверторів DD1, DD2, відповідають за мікрооперацію зберігання. При S1 = 0, S0 = 0 з інверторів на два входи кожного з цих елементів надходять логічні одиниці, що дозволяють через третій їх вхід зворотний зв’язок між виходом і входом D кожного тригера (рис. 7.61). Всі інші зв’язки, описані вище, блокуються нулем на входах відповідних елементів 3І. Тому по перепаду тактового сигналу тригер просто перезаписує інформацію, яку він зберігає, тому двійкове слово, що зберігається в регістрі не змінюється.
Дата добавления: 2018-04-05; просмотров: 354; Мы поможем в написании вашей работы! |
Мы поможем в написании ваших работ!