Комбінаційні арифметичні вузли 7 страница

⇐ ПредыдущаяСтр 27 из 37Следующая ⇒

Якщо через дію перешкоди зникає одиниця унітарного коду (рис. 7.66б, такт номер 6), то на виході логічного елемента DD2 одразу з’являється одиниця, яка наступним лічильним імпульсом записується до регістру, тобто відбувається відновлення унітарного коду кільцевого лічильника з початкового стану 0001 (рис. 7.66б, такт номер 7).

У випадку, коли перешкода приводить до появи зайвих одиниць у вихідному коді кільцевого лічильника (рис. 7.66б, такт номер 9), за рахунок зсуву, ці одиниці через декілька тактів виводяться за межі розрядної сітки регістра і унітарний код відновлюється (рис. 7.66б, такт номер 12).

Позитивною якістю кільцевих лічильників є висока швидкодія, і безпосереднє, без використання дешифраторів, перетворення кількості лічильних імпульсів в унітарний код. Вадою є потреба великої кількості тригерів для забезпечення великих значень коефіцієнта лічби К_лч. Так, наприклад, для реалізації кільцевого лічильника з К_лч = 256 потрібно 256 тригерів, тоді як для реалізації двійкового лічильника з таким же К_лч - всього вісім тригерів. Зменшити вдвічі кількість тригерів кільцевого лічильника можливо, якщо реалізувати його як лічильник Джонсона.

Лічильник Джонсона - це різновид кільцевого лічильника, в якому один зв’язок між виходами і інформаційними входами сусідніх розрядних тригерів зроблений перехресним, тобто інформаційний вхід підключено не до прямого виходу сусіднього тригера, а до інверсного. Схема лічильника Джонсона показана на рис. 7.67.

В схемі перехресним є зв’язок між інверсним виходом тригера DD3 і входом D тригера DD1. Функціональна таблиця лічильника Джонсона, що пояснює його роботу, показана на рис. 7.68.

Рис. 7.67. Схема шестирозрядного лічильника Джонсона

У початковому стані лічильника при R = 0, не залежно від наявності тактового сигналу на вході С, всі D-тригери зберігають нульовий стан. Робота лічильника дозволяється сигналом високого рівня напруги U¹ (R = 1).

R	Номер імпульсу	C	Q₃	Q₂	Q₁	Спосіб дешифрації
0	´	´	0	0	0	y₀ =
1	1		0	0	1	y₁ =
1	2		0	1	1	y₂ =
1	3		1	1	1	y₃ = Q₃Q₁
1	4		1	1	0	y₄ =
1	5		1	0	0	Y₅ =
1	6		0	0	0

Рис. 7.68. Функціональна таблиця лічильника Джонсона

По перепаду першого тактового імпульсу одиниця з інверсного виходу тригера DD3 записується у DD1 і по ланцюгу тригерів від виходу Q₁ до виходу Q₃ починає розповсюджуватися хвиля одиниць. Через три тактових імпульси всі тригери заповнюються одиницями (рис. 7.68, номер імпульсу 3) і на інверсному виході тригера DD3 з’являється логічний нуль. Наступний імпульс вводить цей нуль в тригер DD1 і по ланцюгу тригерів розповсюджується хвиля нулів. По перепаду шостого імпульсу лічильник Джонсона повертається у початковий стан Q₃Q₂Q₁ = 000.

Таким чином, з функціональної таблиці (рис. 7.68) випливає, що робочий цикл лічильника Джонсона, реалізованого за схемою на рис. 7.67, має шість станів, тобто К_лч = 6. У загальному випадку, коли такий лічильник побудовано на n тригерах, коефіцієнт лічби дорівнює:

К_лч = 2n. (7.58)

На відміну від кільцевого лічильника, який безпосередньо формує на виходах розрядних тригерів унітарний код, код вихідних станів Q₃Q₂Q₁ лічильника Джонсона потребує перетворення в унітарний код. Це можна зробити за допомогою дешифратора, побудованого на логічних елементах 2І. Як видно з функціональної таблиці (рис. 7.68) комбінації коду Q₃Q₂Q₁ відрізняються парними позиціями (в таблиці ці позиції підкреслені). Такі парні позиції є індивідуальними для кожного значення кодового слова Q₃Q₂Q₁. З урахуванням цих парних позицій можна для кожного стану лічильника Джонсона за допомогою елемента 2І сформувати логічну одиницю унітарного коду. Спосіб дешифрації парних позицій кодового слова Q₃Q₂Q₁ для кожного стану y₀, y₁,…, y₅ лічильника Джонсона наведено у крайньому правому стовпці таблиці на рис. 7.68. Схема дешифратора, що перетворює код станів лічильника Джонсона в унітарний код y₅y₄y₃y₂y₁y₀, показана на рис. 7.67.

За рахунок використання дешифратора на кон’юнкто-рах затримка сигналів у схемі лічильника Джонсона більша ніж у кільцевому лічильнику, тому час установлення коду для нього дорівнює t_уст = t_з.пер + t_зп.кон (t_з.пер – час затримки перемикання тригера, t_зп.кон – час затримки поширення кон’юнктора). Відповідно збільшується роздільна здатність лічильника Джонсона t_роз.лч і зменшується максимальна частота лічби f_max: t_роз.лч = t_роз + t_зп.кон (t_роз - розділяючий час тригера), f_max = 1/(t_роз + t_зп.кон).

Кільцеві лічильники, побудовані за схемою лічильника Джонсона, входять до складу деяких серій мікросхем. Як приклад наведемо мікросхему 564ИЕ9 (функціональний аналог CD4022BC), умовне графічне зображення якої показано на рис. 7.69.

Рис. 7.69. Умовне графічне зображення мікросхеми 564ИЕ9

Для ідентифікації лічильників на умовному зображенні використовують символи CT (від англійської counter - лічильник). Іноді біля них вказують модуль лічби у вигляді десяткового числа. Мікросхема 564ИЕ9 є лічильником-дільником з коефіцієнтом лічби К_лч = 8. Вона побудована за схемою показаною на рис. 7.67 на чотирьох синхрон-них DRS-тригерах з прямим динамічним керуванням. На виходах DO мікросхема формує восьмирозрядний унітарний код. Лічильник встановлюється в початковий стан 00000001 сигналом R = 1. Лічильний режим роботи дозволяє сигнал низького рівня CE = 0 (CE від англійської Clock Enable – дозвіл подачі тактових імпульсів). В цьому режимі унітарний код на виході лічильника збільшується на одиницю по кожному перепаду напруги на тактовому вході С. На виході переносу CO (CO від англійської Carry Out – вихід переносу) перепад напруги виникає при завершенні кожного циклу роботи лічильника.

7.4.6. Двійкові лічильники. Двійкові лічильники перетворюють кількість імпульсів, що надійшли на їх вхід, у двійкове число (двійковий код). Основою двійкових лічильників є T-тригери. Як було показано у підрозділі 5.6 таки тригери перемикаються у протилежний стан при надходженні на їх вхід Т кожного тактового сигналу і тому виконують функцію лічильника з коефіцієнтом лічби К_лч = 2. Для реалізації n-розрядного двійкового лічильника Т-тригери послідовно з’єднують між собою, таким чином, що певна зміна сигналу на виході тригера молодшого розряду викликає перемикання тригера сусіднього старшого розряду. Тому n-розрядний двійковий лічильник на своїх виходах формує n-розрядне двійкове число, яке дорівнює кількості імпульсів, що надійшли на лічильний вхід. Оскільки кількість n-розрядних двійкових чисел дорівнює 2ⁿ, то таку ж кількість станів має й двійковий лічильник, тобто його коефіцієнт лічби дорівнює

К_лч = 2ⁿ. (7.59)

Т-тригери, з яких складається двійковий лічильник реалізують на базі універсальних синхронних JK- та D-тригерів з динамічним керуванням згідно схемам, показаним на рис. 5.43а і 5.44а. Оскільки у якості Т входу використовують динамічний вхід синхронізації JK- і D-тригерів, то Т-тригери мають інформаційний вхід Т з динамічним керуванням або по фронту (перепадом напруги ), або по зрізу (перепадом напруги ) тактового імпульсу.

Підсумовуючі та віднімальні двійкові лічильники з послідовним перенесенням можуть бути побудовані як на Т-тригерах з прямим (по фронту імпульсу ), так і зворотним (по зрізу імпульсу ) керуванням. Для визначення структури таких лічильників розглянемо зростаючу і спадаючу послідовності трьохрозрядних двійкових чисел, що наведені у таблицях на рис. 7.70. Перша з них відповідає послідовності станів підсумовуючого лічильника (початковий стан 000), а друга – послідовності станів віднімального лічильника (початковий стан 111). Зазначимо, що для двійкових лічильників, як індекс виходу Q_j, використовують вагу двійкового розряду j = 2ⁱ (i = 0,1,2...).

З таблиці (рис. 7.70а) видно, що перемикання будь-якого розряду підсумовуючого лічильника з одиниці в нуль (перепад ) викликає перемикання сусіднього старшого розряду лічильника. З таблиці (рис. 7.70б) випливає, що для віднімального лічильника таке перемикання викликає перепад .

Рис. 7.70. Послідовності станів трьохрозрядних двійкових

лічильників: а - підсумовуючого; б -віднімального

Таким чином, при реалізації на Т-тригерах із зворотним динамічним керуванням (керуванням по зрізу імпульсу ) підсумовуючих лічильників треба з’єднати прямі виходи і входи Т тригерів сусідніх розрядів у напрямку від молодшого до старшого розряду (рис. 7.71а), а коли Т-тригери мають пряме динамічне керування (керування по фронту імпульсу ) – з’єднують інверсні виходи з Т входами (рис. 7.71б). Для реалізації віднімальних лічильників з’єднання виконують навпаки, а саме: коли Т-тригери керовані зрізом імпульсу , інверсні виходи з’єднують з Т входами сусідніх тригерів (рис. 7.71в), а при керуванні по фронту – з’єднують прямі виходи тригерів з Т входами (рис. 7.71г). Двійкові лічильники, побудовані за схемами на рис. 7.71, мають послідовне перенесення, оскільки сигнал, що перемикає Т-тригери, послідовно передається по ланцюгу тригерів починаючи з лічильного входу.


а	б

в	г
Рис. 7.71. Підсумовуючі (а, б) і віднімальні (в, г) двійкові лічильники на Т-тригерах з прямим і зворотним динамічним керуванням

При побудові часових діаграм підсумовуючих і віднімальних двійкових лічильників враховують таблиці переходів T-тригерів з прямим (рис. 5.43б) або зворотним (рис. 5.44б) динамічним керуванням. Такі часові діаграми для лічильників, побудованих на Т-тригерах зі зворотним керуванням (рис. 5.43), показані на рис. 7.72. При їх побудові, для спрощення, затримки сигналів не враховані і прийнято, що початковим станом, як підсумовуючого так і віднімального лічильників є нульовий стан Q₄Q₂Q₁ = 000.

У відповідності з таблицею справжності Т-тригера із зворотним динамічним керуванням (рис. 5.44б) тригер молодшого розряду Q₁ лічильників обох типів перемикається по кожному зрізу тактового сигналу на вході С, тому часові діаграми на виході Q₁ мають однаковий вигляд, як для підсумовуючого, так й для віднімального лічильників (рис. 7.72а та рис. 7.72б). Оскільки згідно схемам таких лічильників (рис. 7.71) сигнали на Т входи тригерів старших розрядів надходять з прямих або інверсних виходів тригерів сусідніх молодших розрядів, у випадку підсумовуючого лічильника (рис. 7.71а) тригери старших розрядів перемикаються по перепаду напруги на прямих виходах цих тригерів, а у випадку віднімального лічильника (рис. 7.71в) – по інверсному перепаду напруги на прямих виходах. Це приводить до того, що на виходах підсумовуючого лічильника формується зростаюча послідовність двійкових кодів (рис. 7.72а), а на виходах віднімального лічильника - спадаюча послідовність (рис. 7.72б). За один цикл своєї роботи лічильники здатні підраховувати 2³ = 8 імпульсів.

Рис. 7.72. Часові діаграми сигналів на прямих виходах підсумовуючого (а) і віднімального (б) двійкових лічильників

З часових діаграм (рис. 7.72) видно, що на кожному виході двійкового лічильника частота ділиться на два. Тому у загальному випадку коефіцієнт ділення частоти на будь-якому k-тому виході n-розрядного двійкового лічильника визначається співвідношенням: К_діл = 2^-^k (k = 1,2,3,...,n- нумерація виходів лічильника, починаючи з молодшого розряду). Оскільки при переході до будь-якого нового стану лічильника з послідовним перенесенням відбувається послідовне у часі перемикання Т-тригерів, затримки накопичуються. Найбільша затримка установлення коду має місце при завершенні циклу, коли лічильник перемикається від стану переповнення у початковий стан (від 11...11 до 00...00 для підсумовуючого і від 00...00 до 11...11 для віднімального лічильника). Саме ця затримка, з урахуванням найгіршого випадку, коли для встановлення нового стану повинні перемкнутися усі Т-тригери, визначає час установлення коду двійкового лічильника з послідовним перенесенням:

t_уст = nt_з.пер, (7.60)

де t_з.пер – затримка перемикання Т-тригера, n – кількість розрядів двійкового лічильника. З урахуванням (7.60) максимальна частота лічби двійкового лічильника з послідовним перенесенням визначається як f_max = 1/nt_з.пер.

Підсумовуючи двійкові лічильники з послідовним перенесенням входять до складу серій мікросхем ТТЛШ і КМОПТЛ. До такого типу лічильників належать, зокрема, 4-х розрядний двійковий лічильник К555ИЕ5 (SN74LS93) і 12-ти розрядний лічильник КР1561ИЕ20 (MC14040B). Умовне зображення і схема лічильника К555ИЕ5 показані на рис. 7.73.

Основою цього лічильника є двохступеневі JKRS-тригери зі зворотним динамічним керуванням, увімкнені як T-тригери (рис. 5.44а). Сукупність T-тригерів DD2 – DD4 складає трьохрозрядний двійковий лічильник з послідовним перенесенням і лічильним входом С2. Тригер DD1 може бути використаним, як окремий Т-тригер. Якщо його вихід Q₁ з’єднати зі входом С2, то утворюється чотирьохрозрядний двійковий лічильник з лічильним входом С1. Мікросхема має два входи обнуління R1 і R2, зв’язані логічною операцією І (рис. 7.73а)

Рис. 7.73. Умовне графічне зображення мікросхеми

двійкового лічильника з послідовним перенесенням

К555ИЕ5 (а) і її логічна структура (б)

При нарощуванні розрядності лічильників з послідовним перенесенням входи обнуління мікросхем об’єднують між собою, а вихід старшого розряду кожної мікросхеми з’єднують з лічильним входом мікросхеми сусідніх старших розрядів. Для лічильника, нарощеного таким чином, лічильним входом є відповідний вхід мікросхеми молодших розрядів.

Дата добавления: 2018-04-05; просмотров: 350; Мы поможем в написании вашей работы!

Поделиться с друзьями:

⇐ Предыдущая 22 23 24 25 262728 29 30 31 Следующая ⇒

Мы поможем в написании ваших работ!