Статичні запам’ятовуючі пристрої
Та їх елементи
Статичні ЗП з довільним доступом (SRAM) використовують для побудови кеш-пам’яті комп’ютерів. Запам’ятовуючим елементом статичних ЗП є статичний тригер з ланцюгами встановлення. Оскільки тригер при наявності напруги живлення зберігає свій стан необмежено довго, статичні ЗП не потребують, на відміну від динамічних ЗП, регенерації інформації. Останнім часом широке поширення для створення статичних ЗП отримала КМОН технологія. Запам’ятовуючим елементом таких ЗП є RS-тригер (рис. 8.12), реалізований на КМОН-ключах (транзистори VT1, VT2, VT4, VT5), охоплених позитивним зворотним зв’язком. Виходи RS-тригера підключені до ліній записування-зчитування (на рис. 8.12 вони позначені як Di і 
) через ключі вибірки на транзисторах VT3, VT6, затвори яких з’єднані з лінією адресної вибірки ЛАj.
|
| Рис. 8.12. Схема тригерного запам’ятовуючого елемента на комплементарних МОН-транзисторах |
Інформацію, що зберігає тригер, можна прочитати з ліній Di і , оскільки при виконанні операції зчитування після подачі з відповідного виходу дешифратора на лінію ЛАj високого рівня напруги U1, транзистори VT3, VT6 відкриваються і виходи тригера підключаються до ліній Di і . Стан тригерного елемента пам’яті ЗЕji, звичайно, визначається відносно лінії Di. Якщо на Di високий рівень напруги U1 (Di = 1, транзистор VT5 закритий, VT4 відкритий), ЗЕ зберігає логічну одиницю. Коли на Di низький рівень напруги U0 (Di = 0, VT5 відкритий, VT4 закритий), ЗЕ зберігає логічний нуль.
|
|
|
Запис біту інформації до тригерного ЗЕ, в залежності від його значення, відбувається подачею напруги низького рівня U0 або на лінію Di або на лінію . Якщо до тригера треба записати логічну одиницю, подаються сигнали = 0 (U0), Di = 1 (U1). Після надходження з виходу дешифратора на лінію ЛАj високого рівня напруги U1 ключеві транзистори VT3, VT6 відкриваються і сигнали з ліній записування-зчитування надходять на затвори МОН-транзисторів тригера. Сигнал = 0 (U0) закриває транзистор VT5 і відкриває VT2, а сигнал Di = 1 (U1) відкриває VT4 і закриває VT1. На стоці транзистора VT5 встановлюється високий U1, а на стоці VT4 – низький U0 рівні напруги, які відповідають одиничному стану тригера. Ці рівні напруги, завдяки зворотному зв’язку між затворами і стоками транзисторів, будуть утримувати транзистори у зазначених вище станах і після відключення тригера від ліній Di і , тобто, коли сигнал U0 на лінії ЛАj переводить ЗЕ у стан зберігання інформації. Таким же чином при наявності на лініях записування-зчитування сигналів Di =0 (U0) і = 1 (U1) до тригерного запам’ятовуючого елемента записується логічний нуль.
Звичайно пристрої статичної пам’яті (SRAM) реалізують зі структурою 2DM, а при невеликій інформаційній ємності - зі структурою 2D. Організація таких ЗП на прикладі одного стовпця матриці запам’ятовуючого масиву типу 2D показана на рис. 8.13. Тригерні запам’ятовуючі елементи в і-тому стовпці матриці ЗМ зберігають значення і-того біту Di n-розрядного двійкового слова. Цей біт може бути записаним до будь-якого ЗЕ або прочитаним із будь-якого ЗЕ стовпця матриці ЗМ, якщо запам’ятовуючий елемент вибрано згідно адресі сигналом високого рівня U1, який надходить по відповідній лінії ЛАj (0 ≤ J ≤ 2k – 1) з виходу дешифратора рядка. Звичайно мікросхеми SRAM мають поєднані входи і виходи для запису і зчитування інформації. Записування або зчитування інформації через такі поєднані входи-виходи здійснюється за допомогою спеціальної схеми записування-зчитування, один з варіантів якої показано на рис. 8.13. Ця схема використовує інвертори КМОН з трьома вихідними станами (див. підрозділ 4.4.3, рис. 4.22). Інвертори DD4, DD6, DD7 переходять у Z-стан при наявності на їх вході EZ низького рівня напруги U0 (EZ=0, див. таблицю справжності на рис. 4.22б).
|
|
|
Розглянемо роботу статичного ЗП (рис. 8.13) при виконанні операцій зчитування і записування інформації. Коли мікросхема ЗП не вибрана для виконання операцій ( 
= 1) на виходах елементів АБО-НЕ DD2, DD3 логічний нуль, який переводить інвертори DD4, DD6, DD7 у Z-стан. Тому поєднана вхідна-вихідна лінія Вх/Вих і-того розряду ЗП відключена DD4 від лінії , а виходи D-тригера DD5 відключені DD6, DD7 від ліній Di і стовпця ЗМ. Всі ЗЕ стовпця незалежно від сигналу на вході R/W, який визначає тип операції звернення, знаходяться у стані зберігання інформації.
|
|
|
|
| Рис. 8.13. Фрагмент схеми статичного ЗП |
Зчитування інформації. При зчитуванні на вхід R/W подається сигнал високого рівня напруги U1 (R/W = 1), який при будь-якому значенні сигналу на вході утримує на виході елемента АБО-НЕ DD3 логічний нуль. Тому інвертори DD6, DD7 у Z-стані і виходи тригера DD5 відключені від ліній записування-зчитування Di, . Після надходження сигналу вибору мікросхеми = 0 дозволяється робота дешифратора, який відповідно з виставленою адресою формує на своїх виходах унітарний код. Логічна одиниця цього коду (сигнал високого рівня U1) на відповідній лінії ЛАj відкриває ключові транзистори VT3, VT6 (рис. 8.12) вибраного тригерного ЗЕ і його виходи підключаються до ліній записування-зчитування Di і . Одночасно сигнал = 0 сумісно з інверсним сигналом 
=0 на виході DD1 забезпечують на виході елемента АБО-НЕ DD2 логічну одиницю, яка знімає Z-стан інвертора DD4. Тому логічний рівень сигналу з лінії після інверсії в DD4 передається на вихід у прямому вигляді D′i= Di, тобто відповідно значенню біту, що зберігає тригер. Цей біт зчитується з виходу пристроєм, що звернувся до ЗП.
|
|
|
Записування інформації. Відбувається при сигналі низького рівня напруги U0 на вході R/W (R/W = 0). В цьому випадку на виході інвертора DD1 логічна одиниця, яка при будь-якому значенні сигналу на вході утримує на виході елемента АБО-НЕ DD2 логічний нуль. Тому інвертор DD4 у Z-стані і зв’язок лінії через цей інвертор з і-тою вхідною-вихідною лінією ЗП розірваний. При цьому сигнал на лінії записування-зчитування не впливає на рівень напруги логічного сигналу, який виставляється на вхідну-вихідну лінію запам’ятовуючого пристрою для записування. Цей сигнал надходить на інформаційний вхід D тригера DD5. Після надходження сигналу вибору мікросхеми = 0, на виході DD3 з’являється логічна одиниця, яка забезпечує запис в тригер DD5 значення біту інформації з вхідної-вихідної лінії ЗП D′i і знімає Z-стан інверторів DD6, DD7. Тому інвертовані сигнали з виходів тригера Q, 
надходять на лінії записування зчитування Di, і установлюють тригерний запам’ятовуючий елемент, вибраний згідно адресі у стан, що повторює стан тригера DD5.
Позитивною якістю статичних ЗП, порівняно з динамічними ЗП, є висока швидкодія і здатність, при наявності напруги живлення, зберігати інформацію необмежений час. Такі ЗП на відміну від пристроїв пам’яті на динамічних елементах не потребують регенерації. Однак, вони мають більш складну схему запам’ятовуючого елемента, що знижує питому ємність і суттєво збільшує вартість порівняно з ЗП на динамічних елементах. На даний час, як компроміс між швидкодією і вартістю в комп’ютерній техніці, динамічні ЗП (DRAM) використовують для реалізації основної (оперативної) пам’яті, а статичні ЗП (SRAM) з порівняно невеликою інформаційною ємністю - для реалізації кеш-пам’яті, що виконує функцію буферного запам’ятовуючого пристрою між швидкодіючим центральним процесором і порівняно повільно діючою динамічною оперативною пам’яттю.
Дата добавления: 2018-04-05; просмотров: 366; Мы поможем в написании вашей работы! |
Мы поможем в написании ваших работ!