СИНТАКСИС ОБЪЯВЛЕНИЯ ОБЪЕКТА НА ЯЗЫКЕ VHDL
ОБЪЕКТ ПРОЕКТА (entity) представляет собой описание компоненты проекта, имеющей четко заданные входы и выходы и выполняющей четко определенную функцию. Объект проекта может представлять всю проектируемую систему, некоторую подсистему, устройство, узел, стойку, плату, кристалл, макро - ячейку, логический элемент и т.п. В описании объекта проекта можно использовать компоненты, которые, в свою очередь, могут быть описаны как самостоятельные объекты проекта более низкого уровня. Таким образом, каждый компонент объекта проекта может быть связан с объектом проекта более низкого уровня. В результате такой декомпозиции объекта проекта пользователь строит иерархию объектов проекта, представляющих весь проект в целом и состоящую из нескольких уровней абстракций. Такая совокупность объектов проекта называется ИЕРАРХИЕЙ ПРОЕКТА (design hierarchy).
Каждый объект проекта состоит, как минимум, из двух различных типов описаний: описания интерфейса и одного или более архитектурных тел. Интерфейс описывается в ОБЪЯВЛЕНИИ ОБЪЕКТА ПРОЕКТА (entity declaration) и определяет только входы и выходы объекта проекта.
entity имя объекта is
[port (имя сигнала в/в: вид сигнала тип сигнала [:= выражение];…);]
[декларация]
begin
на параллельные операторы
end имя объекта;
Вид сигнала: in – назначает, что сигнал на входе, out – на выходе. buffer – на выходе, т.к. что его значение можно читать внутри структуры данного объекта, inout – используется к выводам с тремя состояниями (1,0, высокоомное(откл)).
|
|
|
СОСТАВ АРХИТЕКТУРЫ ОБЪЕКТА НА ЯЗЫКЕ VHDL
В языкеVHDL под описанием архитектуры понимается описание функционирования объекта. Описание архитектуры задает спецификацию функциональной и временной работы описываемого объекта.
Описание архитектуры объекта моделирования имеет след. синтаксис:
architecture имя архитектуры of имя объекта is
{декларация}
begin
{параллельные операторы}
end [architecture] [ имя архитектуры];
Имя объекта позволяет связать декларативную и архитектурную части описания объекта моделирования. После ключевого слова architecture указывается уникальный идентификатор имя архитектуры.
После ключевого слова begin следуют параллельные операторы, задающие в алгоритмическом виде функционирование описываемой архитектуры объекта.
Завершается описание архитектуры объекта ключевым словом end, за которым следует слово architecture, потом указывается идентификатор описанной архитектуры объекта.
Описывать архитектуру объекта на языке VHDL можно след. способами:
Описать поведение объекта, преобразование информации и его внутреннего состояния, формирование выходных сигналов при поступлении входных, задать алгоритмическое описание поведения специфицируемого объекта. Внутренняя структура описываемого объекта при этом не специфицируется. Такое описание наз. поведенческим описанием архитектуры объекта.
|
|
|
Описать структуру объекта, как состоящего из некоторых др. объектов, указывая их перечень и связи между ними. Такое описание наз. структурным.
Допускается и смешанное структурно-поведенческое описание, которое является комбинацией первых двух.
30.ТИПЫ ДАННЫХ ЯЗЫКА VHDL – ПРЕДОПРЕДЕЛЕННЫЕ И ОПРЕДЕЛЯЕМЫЕ ПОЛЬЗОВАТЕЛЕМ
Каждый тип данных в VHDL имеет определенный набор принимаемых значений и набор допустимых операций. В языке предопределено достаточное количество простых и сложных типов, а также имеются средства для образования типов, определяемых пользователем.
Следующие простые типы являются предопределенными:
BOOLEAN (логический) - объекты данного типа могут принимать
значения FALSE (ложь) и TRUE (истина).
INTEGER (целый) - значения данного типа представляют собой 32-разрядные числа со знаком.
BIT (битовый) - представляет один логический бит. Объекты данного типа могут содержать значение '0' или ‘1’.
STD_LOGIC (битовый) - представляет один бит данных. Объекты данного типа могут принимать 9 состояний. Данный тип определен стандартом IEEE 1164 для замены типа BIT.
|
|
|
STD_ULOGIC (битовый) - представляет один бит данных. Объекты данного типа могут принимать 9 состояний. Данный тип определен стандартом IEEE 1164 для замены типа BIT.
TIME - время.
CHARACTER - символьный тип.
Типы STD_LOGIC является перечислимым типом. Объекты типа STD_LOGIC могут принимать 9 значений: 'О', Т, 'Z','-', 'L', 'Н, 'U', 'X', 'W’.
Для синтеза логических схем используются только первые четыре:
'0' - логический "О";
T - логическая "1";
'Z' - третье состояние;
'-' - не подключен
Чаще всего в программах VHDL используют определяемые пользователем типы.
Дата добавления: 2020-04-08; просмотров: 224; Мы поможем в написании вашей работы! |
Мы поможем в написании ваших работ!