Последовательный кодек AD73322

⇐ ПредыдущаяСтр 3 из 5Следующая ⇒

Двухканальный кодек AD73322с последовательным интерфейсом содержит 16-разрядные ЦАП И АЦП в одной микросхеме (рис. 12) и предназначен для приложений общего применения, включая обработку речи и телефонию.

Рисунок 9. Кодек AD73322 с последовательным интерфейсом

Каждый канал обеспечивает отношение сигнал/шум 77 дБ во всей полосе речевого сигнала. Усиление каналов АЦП и ЦАП программируется до 38 дБ и 21 дБ соответственно. При частоте внешнего генератора 16,384 МГц кодек формирует сигналы на выходе сигма-дельта АЦП и ЦАП с частотой дискретизации 64 кГц, 32 кГц, 16 кГц и 8 кГц. Одна из перечисленных частот выбирается программно при начальной инициализацииAD73322, когда процессор записывает числа в регистры управления A-H для выбора режима работы и установки параметров кодека. Последовательный интерфейс позволяет подключить одно или несколько устройств в соответствии с промышленным DSP стандартом, в том числе и сигнальные процессоры семейства ADSP-218х. Схема подключения кодека к процессору и внешнему генератору приведена на рис. 10.

Рисунок 10. Внешняя синхронизация приемника и передатчика порта SPORT

SDI – последовательный код на входе ЦАП кодека 1 и кодека 2,

SDO – последовательный код на выходе АЦП кодека 1 и кодека 2

Напряжения аналоговых сигналов Uвх1 и Uвх2, подаваемые на входы VFBP1 и VFBP2 первого и второго каналов микросхемы кодека AD73322, преобразуются с помощью АЦП1 и АЦП2 в пропорциональные 16-разрядные двоичные числа и передаются последовательным кодом с выхода SDO (Serial Data Output) на вход DR (Data Read) последовательного порта SPORT сигнального процессора . Промежуток времени, который отводится порту на прием бита, определяется одним периодом сигнала битовой синхронизации SCLK. В начале каждого пакета данных из 16 бит кодек формирует импульс кадровой синхронизации SDOFS (SDO Framing Signal), от которого порт процессора начинает счет поступающих от АЦП бит. Для передачи двух 16-разрядных слов АЦП первого и второго каналов кодеку необходимо сформировать 32 импульса битовой синхронизации SCLK и 2 импульса кадровой синхронизации SDOFS. Время передачи двух слов не должно превышать период дискретизации аналогового сигнала T_S.

Одновременно с приемом данных от АЦП процессор передает два 16-разрядных слова в ЦАП двух каналов кодека. Принятые 32 бита автоматиче-

ски записываются в регистр RX0 порта SPORT0 или RX1 порта SPORT1 в зависимости от того, к какому последовательному интерфейсу подключена микросхема AD73322. Формирование сигнала SСLK показано на рис. 11.

Рисунок 11. Программное управление сигналом кодека SСLK

Программируемый делитель частоты внешнего генератора, подключенного ко входу кодека МСLK, может задать один из пяти коэффициентов деления 1, 2, 3, 4 и 5 в зависимости от состояния разрядов 4-6 регистра В для формирования внутреннего сигнала DМСLK. По умолчанию устанавливается коэффициент деления 1 : 1.

Второй программируемый делитель частоты микросхемы AD73322 определяет частоту выходного сигнала SСLK с помощью бит 2-3 регистра В. Частота дискретизации аналогового сигнала F_S определяется битами 0-1 регистра В и может принимать 4 значения: DMCLK/256, DMCLK/512, DMCLK/1024 и DMCLK/2048.

После включения питания процессора по умолчанию устанавливается минимальная частота дискретизации F_S = DMCLK/2048 = 8 кГц. Для передачи двух слов длиной 32 бита в каждом направлении с битовой частотой F_SCLK = 2,048 МГц, принятой по умолчанию, необходимо время 15,625 мкс. Это время намного меньше периода дискретизации T_S = 125 мкс.Частоты кодека, рассмотренные в примере, соответствуют такому состоянию регистра управления В, при котором во всех его разрядах записаны нули. Обнуление всех управляющих регистров кодека происходит автоматически при поступлении сигнала низкого уровня на вход сброса RESET. Значения, отличные от принятых по умолчанию, записываются в программе пользователя при начальной инициализации. Для этого процессору необходимо передать в кодек от 8 до 16 управляющих 16-разрядных слов в зависимости от выбираемого режима кодека.

Частота битовой синхронизации и коэффициенты деления выбираются из условия: (количество слов) × (размер слова) × F_S < F_SCLK . Для схемы подключения кодека, приведенной на рис. 12, необходимо выполнение неравенства 2 × 16 × F_S < F_SCLK . Если при инициализации кодека в программе записать в регистр управления В управляющее слово в двоичном коде 1000000100001111, то в младших 7 разрядах будут записана следующая информация DIR0 = 1 (бит 0), DIR1 = 1 (бит 1), SCD0 = 1 ( бит 2), SCD1 = 1 ( бит 3), MCD0 = 0 (бит 4), MCD1 = 0 (бит 5), MCD2 = 0 (бит 6). Пользуясь таблицами 6, 7, 8 определяем коэффициенты деления и частоту сигналов. F_DMCLK = 16,384 МГц, F_SCLK = 16,384 МГц, F_S = 16,384/256 = 64 кГц.

Дата добавления: 2018-08-06; просмотров: 727; Мы поможем в написании вашей работы!

Поделиться с друзьями:

⇐ Предыдущая 1 234 5 Следующая ⇒

Мы поможем в написании ваших работ!