Комбинированное описание архитектуры
В едином теле архитектуры можно комбинировать все рассмотренные выше стили моделирования. В качестве примера рассмотрим одноразрядный полный сумматор (рис.1.5).
Сумматор представлен выражением 1, создающим экземпляр X1 компонента а_7486 (из библиотеки altera.maxplus2), и задающим отображение портов и сигнала сущности (сумматора) на порты компонента. Это структурный стиль.
Выражение 2 - это process, поведенческий стиль, и выражение 3 – это стиль dataflow.
Рис.1.10. Одноразрядный сумматор
library altera;
use altera.maxplus2.all;
entity full_adder is
port (a, b, cin: in BIT; sum, cout: out BIT);
end full_adder;
architecture fa_mix of full_adder is
signal s1:BIT;
begin
X1: a_7486 port map (a,b,s1); --выражение 1
process (a, b, cin) --выражение 2
variable t1, t2, t3: BIT;
begin
t1:= a and b;
t2:= b and cin;
t3:= a and cin;
cout <= t1 or t2 or t3;
end process;
sum <= s1 xor cin; --выражение 3
end fa_mix;
Особенности синтеза схем по описаниям на языке VHDL
Между процессами моделирования (имитации поведения схемы) синтеза схем с использованием языка VHDL есть существенные различия. Рассмотрим некоторые из них.
В отличие от системы моделирования система проектирования преобразует проектную информацию в заданный формат. Среди них выделяются широко распространенный формат EDIF, специализированные форматы различных фирм-изготовителей микросхем, а также языки Verilog, VHDL и другие. Формат EDIF является своеобразным стандартом де-факто, он имеется в большинстве современных систем проектирования и может использоваться для обмена информацией. Среди специализированных форматов можно выделить формат XNF фирмы Xilinx, который широко использовался в ранних версиях САПР этой фирмы. При преобразовании исходного модуля в промежуточный текст на языке VHDL обычно осуществляется преобразование в структурные конструкции этого языка, в которых используются схемотехнические особенности используемой элементной базы.
|
|
|
Система моделирования обычно использует все конструкции языка VHDL, в то время, как система проектирования использует не все его возможности. Обычно при синтезе не поддерживаются операции над типом Real (в этом случае при синтезе выдается ошибка), игнорируются ключевое слово After, не поддерживается также ряд других второстепенных конструкций языка. В системах проектирования атрибут event может использоваться только для указания фронтов синхросигналов в условных операторах, преимущественно в операторах if.
В современных системах проектирования для описания схем используется тип std_logic, который заменяет тип bit. Тип std_logic имеет следующие значения:
|
|
|
· 0 – логический ноль;
· 1 – логическая единица;
· U – значение не инициализировано;
· X – неизвестное значение;
· Z – высокое выходное сопротивление;
· W – неизвестное значение при слабом источнике сигнала;
· L – логический ноль при слабом источнике сигнала;
· H – логическая единица при слабом источнике сигнала;
· ‘-‘– неопределенное значение.
ЛИТЕРАТУРА
1. Бибило П.Н. Синтез логических схем с использованием языка VHDL. М.: Солон-Р, 2002.
2. Суворова Е. А., Шейнин Ю. Е. Проектирование цифровых систем на VHDL. - СПб.: БХВ-Петербург. 2003.
Дата добавления: 2019-07-15; просмотров: 96; Мы поможем в написании вашей работы! |
Мы поможем в написании ваших работ!