Оперативное запоминающее устройство- (ОЗУ)
К155 RU 2
Высокоскоростное ОЗУ с емкостью 64 бит. Данные в ОЗУ можно записывать и считывать. При считывании информации из ОЗУ она не разрушается. Ячейки в памяти организованы в матрицу RAM, имеющую 16 разрядов и 4 колонки, что соответствует логической организации 16 слов по 4 бита. Матрица снабжена дешифратором DC, который принимает четырехразрядный код адреса A 0 – A 3 и вырабатывает с помощью одного из своих 16 выходов нужное 4-разрядное слово. 4 буферных входа данных D0 – D 3 снабжены входом разрешения записи WR. Каждый выход данных Q 0 – Q 3 имеет открытый коллектор, что упрощает соединение нескольких ОЗУ RU 2 в более сложные матрицы. Данные на выходах инвертированы относительно тех, которые записаны в память.
Если выбран режим записи, то входы и выходы имеют комплиментарные коды. Для считывания данных из ОЗУ после фиксации адресных данных на вход WR подается единица, а на вход доступа к нужной микросхеме памяти CS- ноль. Для записи данных требуется установить ноль на входах управления WR и CS . Адресный код в это время также должен быть зафиксирован.
Следует учесть, что в режиме считывания выбранные ячейки памяти доступны для приема данных, поэтому логические сигналы на шинах требуется зафиксировать перед переключением уровней управления от ноля к единице на входах CS или WR.
Таблица состояний ОЗУ К155RU2:
Список литературы:
1. Потемкин И.С. Функциональные узлы цифровой автоматики. – М.: Энергоатомиздат, 1988.
|
|
|
2. Кушнаренко Г.А. Методы анализа и синтеза логических схем. – Иркутск: ИГУ, 1999.
3. Компьютерные системы и сети. Под ред. В.П.Косарева и Л.В.Еремина. – М.: Финансы и статистика, 1999.
4. Корнеев В.В., Киселев А.В. Современные микропроцессоры. – М.: Нолидж, 2000.
5. Эрглис К.Э. Интерфейсы открытых систем. – М.: Горячая линия – Телеком, 2000.
6. Ратынский М.В. Основы сотовой связи. – М.: Радио и связь, 2000.
Лабораторные задания
Задание 1. - Освоение системы PCAD.
1. Освоить систему PCAD в графическом режиме и в режиме моделирования
2. Проверить работоспособность логических элементов, представленных в библиотеке
3. Создать любую комбинационную схему и проверить ее работу
Пример для задания 1.
Пусть задана полностью определенная функция.
Из карты Карно можно построить выражение функции в виде минимальной ДНФ.
Из этого выражения по правилу де Моргана можно построить два вида уравнений.
Схема реализации функции F рисуется в PCCAPS . EXE и имеет вид.
Функция F 2 реализуется с использованием элемента 555 LR 11.
В результате сохранения нарисованных логических схем получится файл
K 1. sch. Далее обращаются к программам PCNODES . EXE и PRESIM . EXE .
|
|
|
В результате обращения получаются файлы K 1. nlt и K 1. net. Для моделирования работы созданной схемы необходимо написать командный файл в текстовом редакторе Блокнот или Word. Для данной задачи командный файл имеет вид.
Load k1.net
Cycle 10
Gen [0 0] x1 (s0/8 s1/8)
Gen [0 0] x2 (s0/4 s1/4)
Gen [0 0] x3 (s0/2 s1/2)
Gen [0 0] x4 (s0/1 s1/1)
Probe x1 x2 x3 x4 f1 f2
Display 1
Pause
Sim 16
Написанный командный файл копируется в PCAD. После этого необходимо обратиться к программе PCLOGS.EXE .
Обращение к задаче записывается следующим образом: @ K 1. cmd . После нажатия клавиши ENTER появится результат моделирования в виде пространственно-временной диаграммы.
Высокий уровень сигнала задает логическую единицу, низкий уровень задает логический ноль.
Задание 2. Синтез частичных функций.
1. Для заданных преподавателем логических функций составить СДНФ.
2. Провести минимизацию функций. Перейти в базис И - ИЛИ – НЕ.
3. Создать синтезированную схему в пакете PCCAPS и промоделировать ее работу.
4. Убедиться в правильности работы по таблице истинности.
Пример для задания 2.
Пусть задана частичная функция.
Из карты Карно можно построить выражение функции в виде минимальной ДНФ.
Из этого выражения по правилу де Моргана можно построить
|
|
|
выражение для функции.
Схема реализации функции F рисуется в PCCAPS . EXE и имеет вид.
При написании командного файла для моделирования частичной функции запрещенные двоичные наборы не подаются на входы логической схемы. Командный файл имеет вид:
Load k2.net
Cycle 10
Gen [0 0] x1 (s0/5 s1/7)
Gen [0 0] x2 (s0/2 s1/3 s0/4 s1/3)
Gen [0 0] x3 (s0/1 s1/1 s0/1 s1/2 s0/2 s1/2 s0/2 s1/1)
Gen [0 0] x4 (s0/1 s1/1 s0/1 s1/2 s0/1 s1/1 s0/1 s1/1 s0/1 s1/1 s0/1)
Probe x1 x2 x3 x4 F
Display 1
Pause
Sim 12
Задание 3. Преобразователи кодов.
1. Выполнить синтез заданных преподавателем преобразователей кодов.
2. Реализовать преобразователи в базисе И - ИЛИ – НЕ.
3. Убедиться в правильности работы схемы.
Пример для задания 3.
Построить преобразователь кода 8-4-2-1 код 2-4-2-1. Таблица истинности для преобразователя имеет вид.
Для построения минимальных ДНФ выходного кода строим карты Карно для функций у1 у2 у3 у4.
В результате получим минимальную ДНФ системы функций.
Выполним преобразования по правилу де Моргана и получим систему уравнений для моделирования.
Логическая схема для моделирования в пакете PCAD имеет вид.
Командный файл для моделирования:
Load k3.net
Cycle 10
Gen [0 0] x1 (s0/8 s1/2)
Gen [0 0] x2 (s0/4 s1/4 s0/2)
Gen [0 0] x3 (s0/2 s1/2)
|
|
|
Gen [0 0] x4 (s0/1 s1/1)
Probe x1 x2 x3 x4 y1 y2 y3 x4
Display 1
Pause
Sim 10
Задание 4. Изучение дешифраторов.
1. Проверить работоспособность микросхемы ID4.
2. Увеличить разрядность дешифратора (из 2-х 2→4 выполнить 3→8).
3.Создать логическую схему демультиплексора на базе дешифратора ID4 по заданию преподавателя.
Пример к заданию 4.
Построить логическую схему демультиплексора с одним входом данных и с 6 выходами на базе демультиплексора ID4. В качестве адресных входов используются объединенные входы D и Е в качестве старшего разряда и входы А и В. Объединенные входы S1 и S2 используются как вход данных.
Логическая схема демультиплексора имеет вид:
Командный файл для моделирования имеет вид:
Load k4.net
Cycle 10
Gen [0 0] С (s0/4 s1/2)
Gen [0 0] А (s0/2 s1/2)
Gen [0 0] В (s0/1 s1/1)
Gen [0 0] D (s0/2 s1/3 s0/1)
Probe C A B D P0 P1 P2 P3 P4 P5
Display 1
Pause
Sim 6
Задание 5. Мультиплексоры.
1. С помощью мультиплексора реализовать функцию, заданную преподавателем.
2. Организовать мультиплексирование шин.
Пример к заданию 5.
Построить мультиплексор трех шин в одну шину.
Все шины двухразрядные. Использовать для построения логической схемы шинный мультиплексор К555 KP 14. Логическая схема мультиплексора имеет вид:
На логической схеме s 1 s 0 задает двухразрядный двоичный адрес входных шин, Е – вход разрешения (см. библиотеку логических элементов).
Командный файл для этой схемы имеет вид:
Load k5.net
Cycle 10
Gen [0 0] a0 (s0/3)
Gen [0 0] a1 (s1/3)
Gen [0 0] b0 (s1/3)
Gen [0 0] b1 (s1/3)
Gen [0 0] c0 (s1/3)
Gen [0 0] c1 (s0/3)
Gen [0 0] s1 (s0/2 s1/1)
Gen [0 0] s0 (s0/1 s1/1 s0/1)
Gen [0 0] E (s0/1)
Probe a0 a1 b0 b1 c0 c1 s1 s0 Q0 Q1
Display 1
Pause
Sim 3
Задание 6.
Исследование триггеров.
В работе исследуются следующие разновидности триггеров:
RS - синхронный и асинхронный;
D - прозрачный и 6-элементный;
JK – триггер;
T - триггер.
Задачей работы является:
1) синтез исследуемых триггеров и проверка их работоспособности;
2) исследование работы триггеров в интегральном исполнении (ТМ2, ТМ8, ТV9).
Пример к заданию 6.
ИсследоватьD триггеры.
Для исследования выбираем D триггер-защелка и триггер ТМ2. D триггера-защелки в библиотеке нет, поэтому построим его на логических элементах. Логическая схема для исследования имеет вид:
На логической схеме сигналы на входы триггеров подаются одинаково.
При подаче помехи на вход D триггер-защелка будет реагировать на помеху, а триггер ТМ2 нет. Командный файл имеет вид:
Load k6.net
Cycle 6
Gen [0 0] S (s1/1)
Gen [0 0] R (s0/1 s1/38)
Gen [0 0] C (s0/4 s1/4)
Gen [0 0] D (s1/8 s0/8 s1/5 s0/2 s1/7 s0/8)
Probe R C D Q1 NQ1 Q2 NQ2
Display 1
Pause
Sim 38
Задание 7.
Изучение работы счетчиков и делителей частоты.
1. Синтезировать счетчик с заданным коэффициентом пересчета на основе JК триггеров.
2. Синтезировать реверсивный счетчик (параметры задаются преподавателями).
3. Реализовать делитель частоты с заданным коэффициентом деления.
4. По заданию преподавателя создать схемы с использованием счетчиков (IE2, IE5, IE6, IE7).
Пример к заданию 7.
Построим трехразрядный суммирующий счетчик на J К триггерах ТV9 (см. библиотеку элементов). Для этого счетчика необходимо три J К триггера в режиме триггеров со счетным входом. Соединяем их последовательно, т.е. выход счетчика предыдущего разряда соединяем с входом синхронизации следующего разряда. Все входы J К объединяем в общую шину, на которую подаем 1. Входы S и R используем для установки счетчика в начальное состояние. Счетные импульсы генерируем на вход C . Коэффициент пересчета счетчика равен 8.
Схема счетчика имеет вид:
Командный файл имеет вид:
Load k7.net
Cycle 6
Gen [0 0] S (s1/1)
Gen [0 0] R (s0/1 s1/16)
Gen [0 0] Х (s0/1 s1/1)
Gen [0 0] JК (s1/1)
Probe S R X Q2 Q1 Q0
Display 1
Pause
Sim 16
Задание 8.
Регистры и счетчики на их основе.
1. Реализовать сдвигающий четырехразрядный регистр на D триггерах и исследовать его работу.
2. Реализовать трехразрядный реверсивный регистр.
3. Изучить возможности регистров, представленных в библиотеке PCAD.
Пример к заданию 8.
Построим трехразрядный сдвиговый регистр вправо на триггерах ТМ2.
Для построения регистра необходимо три триггера. Выход
предыдущего триггера соединим с входом D следующего. Входы
синхронизации С всех триггеров объединим в шину синхронизации. Начальное состояние регистра Q2 Q1 Q0 = 1 1 1. Логическая схема сдвигового регистра имеет вид:
Командный файл для примера:
Load k8.net
Cycle 6
Gen [0 0] R (s1/1)
Gen [0 0] S (s0/1 s1/8)
Gen [0 0] C (s0/1 s1/1)
Gen [0 0] D (s0/1)
Probe S R C Q2 Q1 Q0
Display 1
Pause
Sim 8
Задание 9.
Двоичные счетчики.
Построить счетчик с заданным коэффициентом пересчета.
Пример к заданию 9.
Построить счетчик с коэффициентом пересчета 10.
Таблица истинности для управляющей функции, ограничивающей коэффициент пересчета, имеет вид:
Выполним минимизацию управляющей функции F. Построим карту Карно.
Построим счетчик на базе счетчика К555 IE 5 (см. библиотеку элементов). Логическая схема имеет вид.
На схеме вход NU предназначен для установки счетчика в нулевое начальное состояние. При достижении счетчиком состояния 1001 функция F принимает значение 1 и обнуляет счетчик. Построенная схема представляет собой счетчик – делитель входной частоты на 10.
Командный файл для примера:
Load k9.net
Cycle 5
Gen [0 0] NU (s0/1 s1/59)
Gen [0 0] X (s0/1 s1/1)
Probe NU X Q3 Q2 Q1 Q0
Display 1
Pause
Sim 60
Задание 10.
Реверсивные двоичные счетчики
Построить суммирующий или вычитающий счетчик с заданным коэффициентом пересчета по заданию преподавателя.
Пример к заданию 10.
Построить логическую схему реверсивного счетчика, который считает с начального состояния 0000 до 1011, делает реверс, вычитает до 0000, снова делает реверс и переходит в режим сложения.
Для построения схемы выбираем из библиотеки элементов двоичный реверсивный счетчик К555 IE 7. Для организации реверса счетчика выбираем триггер со счетным входом на базе триггера ТМ2 для запоминания направления счета. Счетные сигналы поступают на входы счетчика через демультиплексор, управляемый триггером.
Управляющие функции F0 и F11 строятся по таблицам истинности, минимизируются. Логическая схема имеет вид:
Load k10.net
Cycle 5
Gen [0 0] R (s1/1)
Gen [0 0] S (s0/1 s1/59)
Gen [0 0] X (s0/1 s1/1)
Gen [0 0] D (s1/1)
Probe S X Q3 Q2 Q1 Q0 F0 F11
Display 1
Pause
Sim 60
Задание 11.
Непозиционные счетчики.
Построить счетчик Джонсона, счетчик с бегущей единицей, генератор псевдослучайных последовательностей чисел по заданию преподавателя.
Задание 12
Системы контроля и коррекции ошибок.
Построить систему контроля по четности, систему коррекции одиночных
ошибок в коде Хемминга.
Задание 13
Организация памяти.
Построить логическую схему оперативной памяти, стековой памяти на базе микросхемы К155 RU 2 по заданию преподавателя.
Задание 14
Построить микропрограммный управляющий автомат по заданию преподавателя.
Дата добавления: 2019-02-12; просмотров: 318; Мы поможем в написании вашей работы! |
Мы поможем в написании ваших работ!